JPS635282Y2 - - Google Patents
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- JPS635282Y2 JPS635282Y2 JP14780582U JP14780582U JPS635282Y2 JP S635282 Y2 JPS635282 Y2 JP S635282Y2 JP 14780582 U JP14780582 U JP 14780582U JP 14780582 U JP14780582 U JP 14780582U JP S635282 Y2 JPS635282 Y2 JP S635282Y2
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Description
【考案の詳細な説明】
この考案は半導体基板に構成したFETを用い
てマイクロ波を制御する単投双極形半導体スイツ
チの高性能化に関するものである。[Detailed description of the invention] This invention is concerned with improving the performance of a single-throw bipolar semiconductor switch that controls microwaves using an FET constructed on a semiconductor substrate.
第1図は従来の単投双極形半導体スイツチの構
成の一例を斜視図で示す。 FIG. 1 shows a perspective view of an example of the configuration of a conventional single-throw bipolar semiconductor switch.
図中、1は半導体基板、2は地導体、3は地導
体2と共に構成されるマイクロストリツプ線路か
ら成る主線路、4aは同じくマイクロストリツプ
線路による第1の副線路、4bは同じくマイクロ
ストリツプ線路による第2の副線路、5はFET、
6はFET5のドレイン電極、7aは同じくFET
5の第1のソース電極、7bは同じくFET5の
第2のソース電極、8aは同じくFET5の第1
のゲート電極、8bは同じくFET5の第2のゲ
ート電極、9a,9bはそれぞれ第1のゲート電
極8a、第2のゲート電極8bにバイアス電圧を
印加するためのマイクロストリツプ線路から成る
バイアス回路である。 In the figure, 1 is a semiconductor substrate, 2 is a ground conductor, 3 is a main line consisting of a microstrip line configured together with the ground conductor 2, 4a is a first sub-line also made of a microstrip line, and 4b is also a The second sub line is a microstrip line, 5 is an FET,
6 is the drain electrode of FET5, 7a is the same FET
5 is the first source electrode of FET 5, 7b is the second source electrode of FET 5, and 8a is the first source electrode of FET 5.
8b is the second gate electrode of the FET 5, and 9a and 9b are bias circuits consisting of microstrip lines for applying bias voltage to the first gate electrode 8a and the second gate electrode 8b, respectively. It is.
従来の単投双極形半導体スイツチは、主線路3
と第1及び第2の副線路4a,4bとは直角の関
係に配置され、FET5のドレイン電極6は主線
路3に、又第1のソース電極7a及び第2のソー
ス電極7bはそれぞれ第1の副線路4a及び第2
の副線路4bに接続され、FET5のドレイン電
極6と第1のソース電極7a間及びドレイン電極
6と第2のソース電極7b間はそれぞれインタデ
イジタル構造を成し、このインタデイジタル構造
内にそれぞれ折り曲げ構造の第1及び第2のゲー
ト電極8a,8bを形成している。 A conventional single-throw double-pole semiconductor switch has three main lines.
and the first and second sub-lines 4a, 4b are arranged at right angles, the drain electrode 6 of the FET 5 is connected to the main line 3, and the first source electrode 7a and second source electrode 7b are connected to the first line 3, respectively. sub-line 4a and second
The portions between the drain electrode 6 and the first source electrode 7a and between the drain electrode 6 and the second source electrode 7b of the FET 5 form an interdigital structure, and are bent into this interdigital structure. First and second gate electrodes 8a and 8b of the structure are formed.
この場合、FET5における第1のソース電極
7aの凹部底辺と、同じく第2のソース電極7b
の凹部底辺とは平行関係を保ち形成されていた。 In this case, the bottom of the recess of the first source electrode 7a in the FET 5 and the second source electrode 7b
It was formed in a parallel relationship with the bottom of the recess.
第2図は一般的なFETの特性説明に用いる図
で、ゲート電極のバイアス電圧を変えた時のソー
ス電極とドレイン電極間の電圧・電流特性であ
る。図中、10,11はそれぞれゲート電極のバ
イアス電圧を零、ピンチオフ状態とした時の特性
曲線である。 Figure 2 is a diagram used to explain the characteristics of a typical FET, and shows the voltage and current characteristics between the source and drain electrodes when the bias voltage of the gate electrode is changed. In the figure, numerals 10 and 11 are characteristic curves when the bias voltage of the gate electrode is zero and in a pinch-off state, respectively.
説明の都合上、ここではソース電極とドレイン
電極との間の電圧をVDS、電流をIDSとする。 For convenience of explanation, the voltage between the source electrode and the drain electrode is assumed to be V DS and the current is assumed to be I DS here.
この時、ソース電極とドレイン電極との間の抵
抗RDSは、RDS=VDS/IDSで示される。 At this time, the resistance R DS between the source electrode and the drain electrode is expressed as R DS =V DS /I DS .
第3図a,bは一般的なマイクロストリツプ線
路から成る90度コーナ部の説明に用いる図で、a
は不整合なコーナ、bは整合されたコーナであ
る。図中12a,12bはそれぞれ、不整合なコ
ーナ、整合されたコーナの内部導体パターンを示
し、13はカツト部を示す。 Figures 3a and 3b are diagrams used to explain a 90-degree corner section consisting of a general microstrip line.
b is the unaligned corner and b is the aligned corner. In the figure, 12a and 12b indicate internal conductor patterns of mismatched corners and matched corners, respectively, and 13 indicates a cut portion.
以下、これらの図を用いて従来の単投双極形半
導体スイツチについて説明する。 A conventional single-throw double-pole semiconductor switch will be described below with reference to these figures.
今、主線路3にマイクロ波を印加した場合を考
える。第1のゲート電極8aにバイアス回路9a
を介して零電圧を印加し、第2のゲート電極8b
にバイアス回路9bを介してピンチオフ電圧を印
加すると、第2図から判るように、第1のソース
電極7aとドレイン電極6間の抵抗は小さな値を
示し、第2のソース電極7bとドレイン電極6間
の抵抗は大きな値を示す。このため、主線路3か
らのマイクロ波は第1の副線路4aに伝わる。 Now, consider the case where microwaves are applied to the main line 3. A bias circuit 9a is connected to the first gate electrode 8a.
Applying zero voltage through the second gate electrode 8b
When a pinch-off voltage is applied to the first source electrode 7a and the drain electrode 6 through the bias circuit 9b, as can be seen from FIG. The resistance between them shows a large value. Therefore, the microwave from the main line 3 is transmitted to the first sub-line 4a.
一方、第1のゲート電極8aと第2のゲート電
極8bのバイアス電圧条件を逆にすると、同様に
主線路3からのマイクロ波は第2の副線路4bに
伝わる。 On the other hand, if the bias voltage conditions of the first gate electrode 8a and the second gate electrode 8b are reversed, the microwave from the main line 3 is similarly transmitted to the second sub-line 4b.
このように、第1、第2のゲート電極8a,8
bへのバイアス電圧を変えることにより、単投双
極形半導体スイツチが実現出来ている。 In this way, the first and second gate electrodes 8a, 8
By changing the bias voltage to b, a single-throw double-pole semiconductor switch can be realized.
しかし、一例として主線路3から第1の副線路
4aにマイクロ波が伝わる状態をとりあげ考えて
みると、第2の副線路4b側のドレイン電極6が
影響し、単投双極形半導体スイツチの整合特性に
劣化がみられる。 However, if we consider as an example the state in which microwaves are transmitted from the main line 3 to the first sub-line 4a, the drain electrode 6 on the second sub-line 4b side will affect the matching of the single-throw bipolar semiconductor switch. Deterioration is seen in the characteristics.
これは、ドレイン電極6の凸部が一般には非常
に数多く並べられており、FET5部が第3図a
の不整合なコーナと同一の働きをするためであ
る。 This is because the convex portions of the drain electrode 6 are generally arranged in a large number, and the FET 5 section is
This is because it functions in the same way as the misaligned corner of .
このように、単投双極形半導体スイツチでは、
FET5の形状の影響で、整合特性が劣化し問題
と成つていた。 In this way, in a single-throw double-pole semiconductor switch,
Due to the shape of FET5, matching characteristics deteriorated, which became a problem.
この考案は、上記問題を解決するため、FET
の装荷形状を変え、FET5の形状の影響による
単投双極形半導体スイツチの整合特性劣化を無く
すことを目的としたものである。 This invention solves the above problem by using FET
The purpose of this is to change the loading shape of the FET 5 and eliminate the deterioration in matching characteristics of the single-throw bipolar semiconductor switch due to the influence of the shape of the FET 5.
第4図は、この考案の実施例における単投双極
形半導体スイツチの構成を平面図で示す。 FIG. 4 is a plan view showing the structure of a single-throw bipolar semiconductor switch according to an embodiment of the invention.
この考案による単投双極形半導体スイツチは、
主線路3、第1の副線路4a、第2の副線路4b
の先端が二等辺と成るテーパとし、主線路3のテ
ーパ部と第1及び第2の副線路4a,4bの片側
テーパ部を、主線路3と第1及び第2の副線路4
a,4bとがそれぞれ直交するように、隣接して
配置し、これら隣接部をインタデイジタル構成に
している。 The single-throw bipolar semiconductor switch based on this idea is
Main line 3, first sub line 4a, second sub line 4b
The tapered part of the main line 3 and the one-side tapered part of the first and second sub-lines 4a and 4b are made to be tapered so that the tips of the main line 3 and the first and second sub-lines 4 are isosceles.
a and 4b are arranged adjacent to each other so as to be perpendicular to each other, and these adjacent parts have an interdigital configuration.
又、主線路3のインタデイジタル部をFET5
のドレイン電極6とし、第1の副線路4aのイン
タデイジタル部をFET5の第1のソース電極7
aとし、第2の副線路4bのインタデイジタル部
をFET5の第2のソース電極7bとしている。 In addition, the interdigital part of the main line 3 is connected to FET5.
The drain electrode 6 of the FET 5 is the interdigital part of the first sub-line 4a, and the first source electrode 7 of the FET 5 is the interdigital part of the first sub-line 4a.
a, and the interdigital part of the second sub-line 4b is used as the second source electrode 7b of the FET 5.
さらに、FET5のドレイン電極6と第1のソ
ース電極7aの間に折り曲げ構造で第1のゲート
電極8aを形成し、FET5のドレイン電極6と
第2のソース電極7bの間に折り曲げ構造で第2
のゲート電極8bを形成している。 Further, a first gate electrode 8a is formed in a bent structure between the drain electrode 6 and the first source electrode 7a of the FET 5, and a second gate electrode 8a is formed in a bent structure between the drain electrode 6 and the second source electrode 7b of the FET 5.
A gate electrode 8b is formed.
以下、これらの図を用いて、この考案による単
投双極形半導体スイツチについて説明する。 The single-throw bipolar semiconductor switch according to this invention will be explained below with reference to these figures.
なお、この考案による単投双極形半導体スイツ
チの基本動作(第1及び第2のゲート電極8a,
8bのバイアス電圧条件に対するマイクロ波の伝
わり方)は従来の単投双極形半導体スイツチと同
じであるため、説明を省略する。 The basic operation of the single-throw bipolar semiconductor switch according to this invention (first and second gate electrodes 8a,
8b) is the same as that of a conventional single-throw double-pole semiconductor switch, so a description thereof will be omitted.
この考案による単投双極形半導体スイツチで
は、一例として主線路3から第1の副線路4aに
マイクロ波が伝わる状態をとりあげ考えてみる
と、第1の副線路4aにおけるFET5の一部を
成さないテーパ部と、第2の副線路4bにおける
FET5の一部を成すテーパ部とが第3図bのカ
ツト面13と同一機能を成し、整合特性が改善さ
れている。 In the single-throw double-pole semiconductor switch according to this invention, if we take as an example a state in which microwaves are transmitted from the main line 3 to the first sub-line 4a, we can assume that in the second sub-line 4b.
The tapered portion forming a part of the FET 5 performs the same function as the cut surface 13 in FIG. 3b, and the matching characteristics are improved.
これは、主線路3、第1の副線路4a及び第2
の副線路4bの先端が二等辺と成るテーパとし、
主線路3のテーパ部と第1及び第2の副線の片側
テーパ部を隣接して配置し、これら隣接部に
FET5を形成しているため、マイクロ波が第1
あるいは第2の副線路4a,4bに伝わる状態で
は第3図bの整合コーナに非常に近い働きをして
いるからである。 This includes the main line 3, the first sub line 4a and the second
The tip of the sub-line 4b is tapered to be isosceles,
The tapered part of the main line 3 and the one-sided tapered part of the first and second sub-lines are arranged adjacent to each other, and these adjacent parts
Since FET5 is formed, the microwave is the first
Alternatively, in the state where the signal is transmitted to the second sub-lines 4a and 4b, the matching corner in FIG. 3b functions very closely.
このように、この考案による単投双極形半導体
スイツチでは、主線路3と第1及び第2の副線路
4a,4bの交わり部に装着したFET5の装着
形状及び交わり部の形状を変えることにより、整
合特性を改善している。 As described above, in the single-throw bipolar semiconductor switch according to this invention, by changing the mounting shape of the FET 5 installed at the intersection of the main line 3 and the first and second sub-lines 4a and 4b and the shape of the intersection, Improved matching characteristics.
なお、以上は単投双極形半導体スイツチについ
て説明したが、この考案はこれに限らず、スイツ
チドライン形半導体移相器に用いても良い。 Although the above description has been made regarding a single-throw bipolar semiconductor switch, this invention is not limited to this, and may be applied to a switched line type semiconductor phase shifter.
以上のように、この考案に係る単投双極形半導
体スイツチでは、FETの装荷形状を変えること
により、FET装荷部の整合が出来るため、特性
の改善に効果がある。 As described above, in the single-throw bipolar semiconductor switch according to this invention, by changing the loading shape of the FET, the FET loading portion can be matched, which is effective in improving the characteristics.
第1図は従来の単投双極形半導体スイツチの構
成を示す斜視図、第2図は一般的なFETの説明
に用いるFETの静特性を示す図、第3図a,b
は一般的なマイクロストリツプ線路から成る90度
コーナの説明に用いる図で同図aは不整合なコー
ナを示す図、同図bは整合されたコーナを示す
図、第4図はこの考案の一実施例による単投双極
形半導体スイツチの構成を示す平面図である。
図中、1は半導体基板、2は地導体、3は主線
路、4a,4bは第1及び第2の副線路、5は
FET、6はドレイン電極、7a,7bは第1及
び第2のソース電極、8a,8bは第1及び第2
のゲート電極、9a,9bはバイアス回路、10
は特性曲線、11は特性曲線、12a,12bは
90度コーナの内部導体パターン、13はカツト面
である。なお、図中同一あるいは相当部分には同
一符号を付して示してある。
Figure 1 is a perspective view showing the configuration of a conventional single-throw bipolar semiconductor switch, Figure 2 is a diagram showing the static characteristics of FET used to explain general FETs, Figure 3 a, b
Figure 4 is a diagram used to explain a 90-degree corner made of a general microstrip line. 1 is a plan view showing the configuration of a single-throw bipolar semiconductor switch according to an embodiment; FIG. In the figure, 1 is a semiconductor substrate, 2 is a ground conductor, 3 is a main line, 4a and 4b are first and second sub-lines, and 5 is a ground conductor.
FET, 6 is a drain electrode, 7a, 7b are first and second source electrodes, 8a, 8b are first and second
gate electrodes, 9a and 9b are bias circuits, 10
is a characteristic curve, 11 is a characteristic curve, 12a and 12b are
The internal conductor pattern at the 90 degree corner, 13 is the cut surface. It should be noted that the same or corresponding parts in the figures are indicated by the same reference numerals.
Claims (1)
板に構成したマイクロストリツプ線路とを接続し
て成る単投双極形半導体スイツチにおいて、上記
マイクロストリツプ線路から成る主線路、第1の
副線路及び第2の副線路の先端を二等辺と成るテ
ーパに形成し、上記主線路のテーパ部と上記第1
及び第2の副線路の片側テーパ部を、上記主線路
と上記第1及び第2の副線路とがそれぞれ直交す
るように、隣接して配置し、上記主線路と上記第
1及び第2の副線路との隣接部をインタデイジタ
ル構成とし、上記インタデイジタル部の上記主線
路を上記FETのドレイン電極とし、同じくイン
タデイジタル部の上記第1及び第2の副線路をそ
れぞれ上記FETの第1及び第2のソース電極と
し、さらに上記FETのドレイン電極と第1のソ
ース電極の間に第1のゲート電極を折り曲げ構造
で形成し、同じくFETのドレイン電極と第2の
ソース電極の間に第2のゲート電極を折り曲げ構
造で形成し、上起FETの第1及び第2のゲート
電極にはそれぞれバイアス電圧を印加する手段を
具備した事を特徴とする単投双極形半導体スイツ
チ。 In a single-throw bipolar semiconductor switch formed by connecting an FET formed on a semiconductor substrate and a microstrip line formed on the semiconductor substrate, a main line formed of the microstrip line, a first sub-line, and The tip of the second sub-line is formed into an isosceles taper, and the tapered part of the main line and the first
and a second sub-line with one-sided tapered portions arranged adjacent to each other so that the main line and the first and second sub-lines are perpendicular to each other, and the main line and the first and second sub-lines The part adjacent to the sub line has an interdigital configuration, the main line of the interdigital part is used as the drain electrode of the FET, and the first and second sub lines of the interdigital part are used as the first and second lines of the FET, respectively. A first gate electrode is formed with a bent structure between the drain electrode of the FET and the first source electrode, and a second gate electrode is formed between the drain electrode of the FET and the second source electrode. 1. A single-throw bipolar semiconductor switch, characterized in that the gate electrode of the upstream FET is formed in a bent structure, and that the first and second gate electrodes of the upstream FET are each provided with means for applying a bias voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14780582U JPS5952701U (en) | 1982-09-29 | 1982-09-29 | Single throw double pole semiconductor switch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14780582U JPS5952701U (en) | 1982-09-29 | 1982-09-29 | Single throw double pole semiconductor switch |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5952701U JPS5952701U (en) | 1984-04-06 |
JPS635282Y2 true JPS635282Y2 (en) | 1988-02-13 |
Family
ID=30328580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14780582U Granted JPS5952701U (en) | 1982-09-29 | 1982-09-29 | Single throw double pole semiconductor switch |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5952701U (en) |
-
1982
- 1982-09-29 JP JP14780582U patent/JPS5952701U/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5952701U (en) | 1984-04-06 |
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