JPS6352250A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路技術に関し、例えば、電気
的に書き込み、消去可能な読み出し専用メモリ（ＥＥＰ
ＲＯＭ）を有する半導体集積回路装置に利用して特に有
効な技術に関する。

［従来の技術］ キャッシュカードやクレジットカード等に搭載されるカ
ード用マイクロコンピュータ（以下カード用マイコンと
称する）の、内部にＥ　Ｅ　Ｐ　ＲＯＭを内蔵すること
が考えられている。このＥＥＰＲＯＭに記憶される情報
は、第三者による盗用から保護する必要がある（日経マ
グロウヒル社発行、日経エレクトロニクス、１９８５年
１０月２１日号、第１３５〜第１３７頁）。

この種のカード用マイコンにおける情報保護は、一般に
、使用者（ユーザ）のみが知るパスワード等によって行
なわれていた。つまり、このパスワード等を知らないと
、カード用マイコン内のＥＥＰＲＯＭのデータを読み出
せないようになっていた。

［発明が解決しようとする問題点］ 上記したような情報保護手段では、パスワード等によっ
てメモリに書き込まれた重要なデータが保護されており
、情報保護のためのハードウェア構成が考慮されておら
ず、情報保護が充分されているとは言えなかった。

さらに、上記したＥＥＰＲＯＭを内蔵するカード用マイ
コンにおいて、ユーザの依頼によって。

メーカーが不良解析やテスティングを行なう場合、テス
トデータをＥＥＰＲＯＭに書き込んで、そのデータの読
み出しが行なわれる。この場合、テストを行なうメーカ
ーは、本来ユーザのみが知っていることが望ましいパス
ワードを使用しないと、不良解析やテスティングができ
なかった。

この発明の目的は、機密保護が充分に行なえるような不
揮発性メモリを有する半導体集積回路装置を提供するこ
とにある。

この発明の他の目的は、不良解析やテスティングが充分
な機密保護の下に行なえるような不揮発性メモリを有す
る半導体集積回路装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、モードに応じて、データバスより送出される
データに異なるパリティ情報を与えるパリティ・ジェネ
レータと、このパリティ情報に応じてパリティ情報を出
力するパリティチェッカーとを備え、上記モード及びパ
リティ情報に基づいて、不当なデータの読み出しの有無
を判別し、割込み等の信号を出力させるようにするもの
である。

［作用］ 上記した手段によれば、ユーザが通常モードにおいて書
き込んだデータは、ユーザ等の特定の人間が知る手段に
よってのみ設定可能な通常モードにおいてのみ読み出し
が可能となることにより、ＥＥＰＲＯＭに書き込まれた
データの機密保護を行なう。

さらに上記した手段によれば、メーカ等の特定の人間以
外の者がＥＥＰＲＯＭのテストをする場合は、テストモ
ードにおいてＥＥＰＲＯＭにテストデータの書き込みを
行ない、テストモードにおいてその書き込みデータの読
み出しを行なうことによって、ユーザ等の特定の人間が
知る通常モードの設定手段を知ることなくメーカにおい
てテストが行なえる。

［実施例］ 第１図は、本発明をＥ　Ｅ　Ｐ　ＲＯＭを内蔵するカー
ド用マイコンに適用した場合の一実施例である。

同図において特に制限されないが、二点鎖線１で囲まれ
た各回路ブロックは、単結晶シリコン基板のような一個
の半導体チップ上に形成される。

情報（データ）処理機能を有する中央処理装置ＣＰＵ２
．データの一時記憶のためのランダムアクセスメモリＲ
ＡＭ３．マイクロプログラムを格納するＲＯＭ４．ＥＥ
ＰＲ（ｌｉ５は、アドレス、データ及び制御信号などを
供給するアドレスバス。

データバス及びコントロールバスを含む共通バス８で結
合される。半導体集積回路外とのアドレス、データ及び
制御信号のやりとりは、入出力回路（以下Ｉ１０と記す
）７を介して行なわれる。また、ＥＥＰＲＯＭ５をテス
トするためのデータ保護回路６が、ＥＥＰＲＯＭ５と共
通バス８との間に付加されている。Ｅ　Ｅ　Ｐ　ＲＯＭ
　５はＣＰＵ２゜ＲＡ　Ｍ　３　、　ＲＯＭ　４から切
り離して独立にテストができるようにされている。

第２図にデータ保護回路６の説明図を示す。ラッチ回路
１１は、パワースイッチがオンされると出力Ｑがロウレ
ベルにセットされる。つまり、パワーオンクリアまたは
パワーオンリセット機能を持つようにされている。ラッ
チ回路１１のデータ入力端子りには、デコーダ回路１２
の出力が供給される。デコーダ回路１２の出力がロウレ
ベル及びハイレベルのとき、ラッチ回路１１の出力Ｑは
それぞれロウレベル及びハイレベルとされる。

デコーダ１２には、例えば、第１図において図示したＲ
ＯＭ４からモード設定信号が供給される。

すなわち、ユーザによって正しいパスワードがセットさ
れると、ＲＯＭ　４内のマイクロプログラムによって、
データ保護回路６内のデコーダ１２に通常モードの設定
のための信号が供給される。デコーグ１２は、これをデ
コードしてラッチ回路１１に通常モード設定信号”１”
（ハイレベル）を供給する。この通常モード設定信号は
、ＣＰＵ２等からの適当なタイミング信号ＣＬＫによっ
て、ラッチ回路１１に取り込まれ、その出力Ｑがハイレ
ベルにされる。一方、正しいパスワードがセットされな
い時、パスワードが全くセットされない時、あるいは電
源投入時等には、デコーダ１２の出力はロウレベルとさ
れる。すなわち、通常モード設定信号は発生されない、
なお、テストモードにおいては、パスワードはセットさ
れない。

ラッチ回路１１の出力Ｑはセレクタ１４に供給され、一
方、インバータＧ２によって反転された出力ＱはＡＮＤ
ゲートＧ１の一方の入力端子に供給される。通常モード
とされたとき、セレクタ１４にはハイレベルが供給され
、ゲートＧ１にはロウレベルが供給される。通常モード
以外のとき、セレクタ１４にはロウレベルが供給され、
ゲートＧ１にはハイレベルが供給される。つまり、ゲー
トＧ□は通常モードのときはゲートを閉じてその出力を
ロウレベルに固定される一方、テストモード等の通常モ
ード以外のときはゲートを開く。

符号１３で示されるパリティジェネレータは、Ｅ　Ｅ　
Ｐ　ＲＯＭ　５の書き込みデータにパリティ情報を与え
るためのものである。パリティジェネレータ１３は１、
データバスＤＢから供給される８ビツト構成の１つのデ
ータに対して１ビツトのパリティ情報を発生させる。こ
のパリティ情報としては偶数パリティＥｖｅｎおよび奇
数パリティ○ｄｄの２種類が同時に発生させられる。こ
の２種類のパリティビットＥｖｅｎ及びＯｄｄは後述す
るセレクタ１４に供給される。

符号１４で示されるセレクタは、パリティジェネレータ
１３によって形成された偶数パリティＥｖｅｎまたは奇
数パリティＯｄｄのうちいずれか一方を選択し、ラッチ
回路１５に供給するためのものである。セレクタ１４に
ラッチ回路１１よすロウレベルの信号が供給される通常
モード以外のモードの場合は、ＥＥＰＲＯＭ５への書き
込みデータのハイレベルのビットの数を奇数にするため
の奇数パリティデータを選択する。一方、ラッチ回路１
１よりハイレベルの信号が供給される通常モードの場合
は、ＥＥＰＲＯＭ５への書き込みデータのハイレベルの
ビットの数を偶数にするための偶数パリティデータを選
択されたいずれか一方のパリティビットは、８ビツト構
成のデータに付加するために、ラッチ回路１５に供給さ
れる。

ラッチ回路１５には、ＥＥＰＲＯＭ５への書込み動作に
おいて、データバスＤＢより８ビツト構成のデータが供
給されるとともに、セレクタ１４より１ビツトの奇数パ
リティデータもしくは偶数パリティデータが供給される
。そして、ラッチ回路１５は、パリティデータが供給さ
れるまでデータバスＤＢより供給されるデータを保持す
るようにされる。Ｅ　Ｅ　Ｐ　ＲＯＭ　５には、１ビツ
トのパリティビットを含む９ビツト構成のデータが書き
込まれる。一方、また、ラッチ回路１５には、ＥＥＰ　
ＲＯＭ　５からの読出し動作において、ＥＥＰＲＯＭ５
からの読出された９ビツト構成のデータが保持される。

ラッチ回路１５は、パリティビットを除く８ビツトから
なるデータをデータバスＤＢに送出すると共に、９ビツ
ト構成のデータを後述するパリティチェッカー１６に供
給する。

符号１６で示されるパリティチェッカーは、ラッチ回路
１５より供給されるパリティデータを含んだ９ビツトの
構成のデータのハイレベルのビットの数が奇数であるか
偶数であるかを判定し、その判定結果に応じたレベルの
信号をゲートＧ１に供給するためのものである。この実
施例の場合、データのハイレベルのビットの数が奇数で
あると・判定した場合は、ロウレベル信号をゲートＧ工
に出力し、偶数であると判定した場合はハイレベル信号
を出力するようにされる。

ゲートＧ１のそれぞれの入力端子には、ラッチ回路１１
より送出された信号がインバータＧ２によって反転され
た信号とパリティチェッカー１６より出力される信号が
供給されるようにされ、ゲートＧ□の出力端子がハイレ
ベルにされると不正使用を禁止するようにシステムに割
込みがかけられる。

以下、８ビツト構成のデータのうち、そのすべてのビッ
トが１１０１＃にされているデータ（例えば、預金残高
や入金額等の重要なデータ）を例にとり、その通常モー
ドにおける書き込みについて説明する。

ユーザがデータの書き込みをする場合はデータ機密保護
のためパスワードを用い、これによってのみ指定可能な
通常モードで行なう。すなわち、まず、ユーザは、ユー
ザのみが知るパスワードをセットす、る。これによって
、デコーダ１２にＲＯＭ４よりモード設定信号が供給さ
れる。デコーダ１２は、このモード設定信号をデコード
してラッチ回路１１のデータ入力端子りにハイレベル信
号つまり通常モード設定信号“１″を供給するようにさ
れる。データ入力端子りに供給されている通常モード設
定信号１４１１１は、ＣＰＵ等からクロック入力端子Ｇ
に供給されるクロック信号に同期してラッチ回路１１に
取り込まれる。これによって、ゲートＧ□の一方の入力
端子にロウレベル信号つまり信号４１０　ＩＩが供給さ
れ、セレクタ１４には信号″１”が供給される。その結
果、パリティチェッカー１６の出力のいかんにかかわら
ず、ゲートＧ１の出力端子より出力されるデータはＩｔ
　１　Ｆ＋にされることはない、すなわち、ユーザが正
しいパスワードによって設定した通常モードにおいては
、不正読み出しの防止のためにシステムに割込みがかけ
られるようなことはない。また、このとき、セレクタ１
４は、パリティジェネレータ１３の奇数と偶数の２つの
パリティデータＯｄｄとＥｖｅｎのうちの偶数パリティ
Ｅｖｅｎを選ぶ。

パリティジェネレータ１３には、８ビツトのすべてが“
Ｏ”にされたデータが供給されるので、ＥＥＰＲＯＭ５
への書き込みデータのハイレベルのビットの数を偶数及
び奇数にするための２つのパリティデータＥｖｅｎ及び
Ｏｄｄが、それぞれ“０”及び“１”とされ、セレクタ
１４に供給される。セレクタ１４は゛′Ｏ″信号のパリ
ティデータＥｖｅｎを選択し、これをラッチ回路１５に
供給する。ラッチ回路１５に保持されたパリティデータ
１１０　Ｉｔは、データバスＤＢより８ビツト構成のデ
ータが供給されるまで保持される。そして、ラッチ回路
１５からは、パリティデータ“ＯＩＩを含んだ９ビツト
構成のデータが出力され、これがＥＥＰＲＯＭ５に書き
込まれる。

次に、上記通常モードにおいて書き込まれたデータが、
通常モード及びこれ以外のモード（例えばテストモード
）で読み出された場合について説明する。

通常モードで読み出される場合には、何ら読出しに支障
はない、つまり、正しいパスワードが入力された場合、
ラッチ回路１１の出力信号により、ゲートＧ工の出力は
ロウレベルに固定されるので、システムダウンのための
割込みのためのハイレベル信号が出力されることはない
。ＥＥＰＲＯＭ５から読み出された９ビツトのデータの
うち、パリティビットを除く８ビツトがデータバスＤＢ
に送出される。

テストモードで読み出される場合は、次のようにされる
。正しいパスワードがセットさ九ないがまたはテストモ
ードのためパスワードを入力しないことによって、デコ
ーダ１２の出力はｌ（０”を保つ。これにより、ラッチ
回路１１の出力Ｑは、電源投入時に１１０　Ｉｔとされ
た状態を保つ。従って、ゲートＧ８の一方の入力端子に
は信号“１”が供給される。読出し動作によって、ＥＥ
ＰＲＯＭ５から読み出された最初の９ビツトのデータが
ラッチ回路１５に取り込まれる。ラッチ回路１５を介し
てパリティチェッカー１６に供給されるデータのハイレ
ベル（１”）のビットの数は偶数なので、パリティチェ
ッカー１６よりゲートＧ１の他方の入力端子に供給され
る信号は１４１　ＩＩにされる。

従って、ゲートＧ工の出力端子からは１”レベルの信号
が出力される。この場合、不当なデータの読み出しが行
なわれないようにシステムをダウンされるように割込み
がかかるようにされる。なお、Ｅ　Ｅ　Ｐ　ＲＯＭ　５
には、カード所持者がカードを使用する際に使用する暗
証番号を書き込んでおいて、カードリーダーにカードが
セットされかつ外部から暗証番号が入力されてそれが内
部のＥＥＰＲＯＭ内の暗証番号と一致したときにＥＥＰ
ＲＯＭのデータの読み出しが可能になるように構成する
ことができる。

次に、テストモードでのデータのＥＥＰＲＯＭ５への書
込み及び読出しについて説明する。なお、テストモード
等で通常モード以外で書き込んだデータを通常モードで
読み出す場合は存在しないと考えられるので省略する。

テストモードでの書き込み及び読出しを行なうのは、例
えば、メーカーがユーザの依頼によって。

不良解析やテスティング等を行なう場合がある。

この場合、メーカーは、パワースイッチをオンして、ラ
ンチ回路１１をリセットさせることによりテストモード
を設定し、ＥＥＰＲＯＭ５へのデータの書き込み、読み
出しを行なえばよい。パスワードを入力しない場合、デ
コーダ１２の出力はｒｒ　Ｏ＋ｔレベルとされているの
で、パスワードを知る必要がない。テストモードにおい
ては、ランチ回路１１からセレクタ１４に“０”レベル
の制御信号が供給されて、パリティジェネレータ１３の
書き込みデータのハイレベル（“’　１　”　）のビッ
ト数を奇数にするためのパリティデータＯｄｄが選択さ
れ、ラッチ回路１５に供給される。パリティジェネレー
タ１３に供給される８ビツト構成のデータのすべてのビ
ットが１１０　′１の場合、セレクタ１４は、“１″レ
ベルとされたパリティジェネレータの出力であるパリテ
ィデータＯｄｄを選択し、これがラッチ回路１５に供給
される。ラッチ回路１５は、通常モードにおける場合と
同様に動作して、パリティデータ“１″を含んだ９ビツ
ト構成のデータを出力し、このデータがＥＥＰＲＯＭ５
に書き込まれる。

テストモードで、ＥＥＰＲＯＭ５に書き込まれたデータ
をテストモードで読み出す際に、ラッチ回路１５より出
力される９ビツト構成のデータはパリティチェッカー１
６によって、その“１″レベルのビット数が奇数と判定
される。この場合、パリティチェッカー１６よりゲート
Ｇ□の入力端子に供給される信号は“０″にされ、ゲー
トＧ工の出力端子より出力される信号は１１０１１にさ
れる。

そのため、不当なデータの読み出しを禁止するような割
込み信号は送出されない。従って、テストモードで書き
込まれたデータをテストモードで読み出す場合は何ら支
障がない。

上記した実施例では、テストモード、もしくはパスワー
ドによって使用者のみが設定可能な通常モードに応じ、
書き込みデータに異なるパリティ情報を与えるパリティ
・ジェネレータと、読出しデータに応じてパリティ情報
を出力するパリティチェッカーとを備え、上記モード情
報及びパリティチェッカーのパリティ情報に基づいて、
不当なデータの読み出しがされたような場合に、割込み
等の信号を出力させるようにする。これにより、メーカ
ーがパスワードを知ることなく不良解析やテスティング
が行なえるという効果が得られる。

さらに上記した実施例では、上記割込み等の信号を出力
させるようにすることにより、ＥＥＰＲｏＭ内のデータ
の機密保護が充分に行なえるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記した実施例では、不当なデータの読み出し
が行なわれるような場合は、システムに割込みがかかる
ようにされているが、割込みがかかった場合、例えば警
報ブザーを鳴らして第三者に知らせるようにしてもよい
。

また、ラッチ回路１１、デコーダ１２等を省略し、ソフ
トウェアによって指定されたモードに対応する信号をイ
ンバータＧ２、セレクタ１４に供給するようにしてもよ
い。

また、セレクタ１４によって、通常モードの書込み時に
パリティデータ０ｄｄ（奇数パリティ）を選択し、他の
モードにおいてパリティデータＥｖｅｎ　（偶数パリテ
ィ）を選択するようにしてもよい。すなわち、ユーザの
みが知るパスワード等の手段によって正当に設定された
モードと、それ以外のモードとにおいて、データに付加
されるパリティが変更されればよい。この場合、ゲート
Ｇ０、インバータＧ２、ラッチ回路１１等の構成を適宜
変更すればよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＥＰ　ＲＯＭを内
蔵する１チツプカード用マイコンに適用した場合につい
て説明したがそれに限定されるものではなく、ＥＥＰＲ
ＯＭとマイクロコンピュータとが別チップに形成され同
一のモジュールに封止されたＩＣカードのような半導体
装置、ＥＥＰＲＯＭからなる不揮発性半導体記憶装置、
さらには、ＥＥＰＲＯＭに限らずユーザにおいてプログ
ラム可能なＲＯＭに広く適用できる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ＦＲＯＭを有する半導体集積回路装置におけ
るＰＲＯＭ内のデータの機密保護が向上され、かつ、製
品品質の高信頼性が維持される。

【図面の簡単な説明】

第１図は、本発明をＥ　Ｅ　Ｐ　ＲＯＭを内蔵するカー
ド用マイコンに適用した場合の一実施例を示すブロック
図、 第２図は、第１図におけるテスト保護回路の説明図であ
る。 ２・・・・ＣＰＵ、３・・・・ＲＡＭ、４・・・・ＲＯ
Ｍ、５・・・・ＥＥＰＲＯＭ、６・・・・データ保護回
路、７・・・・入出力回路、８・・・・共通バス、１１
・・・・ラッチ回路、１２・・・・特殊回路、１３・・
・・パリティジェネレータ、１４・・・・セレクタ、１
５・・・・ラッチ回路、１６・・・・パリティチェッカ
ー。

Claims (1)

【特許請求の範囲】
1. １．　マイクロプロセッサ機能と、不揮発性メモリ機能
   とを有する半導体集積回路装置であって、書込みまたは
   読出しにおけるモードを設定するモード設定手段と、モ
   ードに応じて書き込みデータに奇数パリティまたは偶数
   パリティとされたパリティビットを付加して上記不揮発
   性メモリに書き込みを行なう回路と、書き込まれたデー
   タが書込み時のモードと異なるモードにおいて読み出さ
   れたか否かを、そのパリティビットの情報に基づいて判
   断する手段が設けられていることを特徴とする半導体集
   積回路装置。