JPS63501609A - Random sequence generator and method - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 ランダム・シーケンス発生装置と方法 技術分野 本発明はランダム・シーケンス発生装置、さらに詳しくは、ランダム・シーケン スを発生する一次元セル・オートマトンに関する。[Detailed description of the invention] Random sequence generator and method Technical field The present invention relates to a random sequence generator, and more particularly, to a random sequence generator. Concerning one-dimensional cellular automata that generate energy.
背景技術 ランダムに見えるシーケンスが必要とされる目的は広範囲にわたり、様々である 。これらはモンテ・カルロ法では不偏サンプリングに使用され、また、自然確率 過程を模擬するために使用されている。さらに、ランダム・シーケンスはランダ ム化アルゴリズムをディジタル・コンピュータ上に実装する際にも使用され、こ れらの不予測性はゲーム理論（ｇａｍｅｓ ｏｆ ｃｈａｎｃｅ）で使用されて いる。ランダム・シーケンス発生装置は反復可能な雑音源として電子的テスト目 的に利用されている。Background technology Random-looking sequences are needed for a wide variety of purposes. . These are used in Monte Carlo methods for unbiased sampling, and are also used for natural probability sampling. used to simulate processes. Additionally, random sequences are random It is also used when implementing programming algorithms on digital computers; These unpredictability are used in games of chance. There is. Random sequence generators are used as repeatable noise sources for electronic test purposes. It is used in many ways.
ディジタル・コンピュータでランダム・シーケンスを発生するには、まず固定長 の発生源から始まり、次に、反復的になんらかの変形をそれに加え、可能な限り 長いランダム・シーケンスを漸次的に抽出している。一般的に、シーケンスはそ のパターンの認識が不能であり、それについての予測が不能であり、それについ ての単純な説明が見付からない場合に、「ランダム」であると見なされる。しか し、有限の変形を繰り返すことによってシーケンスが発生できる場合であっても 、それに対する計算の結果、この単純な説明が明らかにならなければ、それはラ ンダムのように見えることになる。始源的な発生源を変形するには、計算ではそ れが復元できない程複雑である。To generate a random sequence on a digital computer, first a fixed length starting from the source, then iteratively applying some transformation to it until possible A long random sequence is extracted progressively. In general, the sequence inability to recognize and predict patterns in It is considered "random" if no simple explanation can be found for it. deer However, even if a sequence can be generated by repeating a finite deformation, , if the calculations for it do not reveal this simple explanation, it is a It will look like random. To transform the primordial source, the calculation It is so complex that it cannot be restored.
ディジタール・コンピュータによってかなり効率的にランダム・シーケンスが発 生できるようになったのは、極めて単純な変形を繰り返すと、極めて複雑な行動 が得られるという結果によるものである。その発生源がはるかに複雑な計算によ る以外推論できないシーケンスを、単純な計算で発生することができる。Random sequences can be generated fairly efficiently by digital computers. The reason for this is that by repeating extremely simple transformations, extremely complex behaviors can be created. This is due to the result that . The source of the problem is a much more complex calculation. Sequences that cannot be inferred other than by simple calculations can be generated.
実用目的とした最新のランダム・シーケンス発生コンピュータ・プログラムは、 線形合同関係式（ｘ’・ａＸ＋ｂモジューロＩ＋）％あるいは「シフト・レジス タ・シーケンス」（Ｓ、Ｗ、 Ｇｏｌｏｏｂ、Ｈｏ１（３ｅｎ−Ｄａｙ、 １９ ８７）で論述されているタイプの線形フィードバック・シフト・レジスタを基礎 にしている。これらのシステムがもつ線形性と単純性により、代数による完全な 分析が可能になり、ある種のランダム特性の実証が可能になっている。しかし、 これらの特性はシーケンスを予測する（またはこれらの発生源を推論する）代数 アルゴリズムを効率化し、これらのランダム性の程度を制限している。The latest random sequence generation computer programs for practical purposes are: Linear congruence relational expression (x’・aX+b modulo I+)% or “shift register "Ta Sequence" (S, W, Goloob, Ho1 (3en-Day, 19 Based on linear feedback shift registers of the type discussed in 87) I have to. The linearity and simplicity of these systems allows them to be fully algebraically It has become possible to analyze and demonstrate certain random properties. but, These properties are algebraic to predict sequences (or infer their origins) We streamline the algorithm and limit the degree of randomness in these.
発明の開示 実行が単純化された標準的な数学的プロセスは多数あるが、これらから得られる シーケンスはランダムに見える程複雑化されている。１つの例として、整数の平 方根をとる場合がある。また、多くの物理的プロセスからもランダムに見える行 動が得られ、ある場合には、このランダム性は外部からのランダムな入力源の作 用に起因するものである。従って、例えば、雑音ダイオードのような「アナログ 式」ランダム・シーケンス発生装置は多数の構成部品からなるヒート・バスに関 連して発生する熱変動をサンプリングすることによって働く。硬貨投げやルーレ ットから得られる結果は、多数の構成要素からなる複雑なシステムによって判断 される初期速度に大きく左右される。しかし、このような場合、いずれも、十分 高速に抽出されたシーケンスは、環境の少数の構成要素にのみ依存し得るので、 究極的には、一定の相関関係が明らかにされなければならない。Disclosure of invention There are a number of standard mathematical processes that are simplified to perform; The sequences are so complex that they appear random. As an example, the square of an integer It may take a square root. Also, many physical processes also have random-looking lines. In some cases, this randomness is due to the action of an external random input source. This is due to usage. Therefore, for example, “analog The ``Random Sequence Generator'' is a multi-component heat bath. It works by sampling the thermal fluctuations that occur over time. coin toss and roule The results obtained from the cut are determined by a complex system of many components. It depends greatly on the initial speed. However, in such cases, neither is sufficient Since fast extracted sequences can depend on only a few components of the environment, Ultimately, certain correlations must be revealed.
本出願の発明者は、多くの物理的過程におけるランろ内在する数学的プロセスか ら発生することを発見した。本発明は、−次元セル・オートマトンを採用するか かるプロセスを利用したものである。The inventors of this application believe that the mathematical processes inherent in many physical processes I discovered that this occurs. Does the present invention employ -dimensional cellular automata? This process utilizes the same process.
−次元セル・オートマトンは、０からに−１までの値ａｌをもつ位置の線から構 成されている。これらは、次式の一定の法則に従って、離散的時間ステップで同 期的に更新される。A -dimensional cellular automaton is constructed from lines with positions having values al from 0 to -1. has been completed. These are the same at discrete time steps according to a certain law: Updated periodically.
、ｌ−φ（８１−ｒ＋ ａｉ−ｒ＋１００．＋ｌ＋ｒ） （１）上式において、 ａｌ’は各更新後のａ、の値である。 この法則を採用するランダム・シーケン ス発生装置は、複数の連続段を閉ループの形で結び、これらの連続段の各々を、 論理回路と入出力回路で構成し、入出力回路の入力端を論理回路の出力端に接続 することによって作ることができる。ｎ個の入力端をもつ論理回路は、２ｎ個の アドレスをもつ記憶素子または参照テーブルとしての機能をもつ。この論理回路 は、そのｎ個の入力端に印加される信号に応じて、その出力端に０か１を出力す る。, l-φ(81-r+ai-r+100.+l+r) (1) In the above equation, al' is the value of a after each update. Random sequence that adopts this law A gas generator connects a plurality of successive stages in a closed loop, each of which has a Consists of a logic circuit and an input/output circuit, and connects the input end of the input/output circuit to the output end of the logic circuit. It can be made by A logic circuit with n input terminals has 2n input terminals. It functions as a storage element with addresses or a lookup table. this logic circuit outputs 0 or 1 at its output terminal depending on the signals applied to its n input terminals. Ru.
論理回路入力端の１つと、同一段の入出力回路の出力端との接続は接続手段で行 われる。論理回路の残りのｎ−１個の入力端の各々は、残りの段のそれぞれ対応 する段の入出力回路の出力端に接続される。初期キー信号が入出力回路の入力端 に印加されると、それを受けて、複数の順次ランダム値からなる出力信号が入出 力回路の出力から得られる。The connection between one of the input terminals of the logic circuit and the output terminal of the input/output circuit on the same stage is made using a connecting means. be exposed. Each of the remaining n-1 input terminals of the logic circuit corresponds to each of the remaining stages. connected to the output terminal of the input/output circuit of the stage. The initial key signal is the input terminal of the input/output circuit. In response to this, an output signal consisting of multiple sequential random values is input and output. obtained from the output of the power circuit.
本発明の好適実施例によれば、ｋ−２およびｒ−１とするセル・オートマトンを 採用している。各々がこれらの２つのとりうる値、ｋ＝２ 、ｒ−１をもつ３つ の位置に依存するセル・オートマトン規則は総計で２５６ある。本発明に係るラ ンダム・シーケンス発′生装置の一実施例では、法則（１）は次式に示すように 、非線形法則に変形している。According to a preferred embodiment of the present invention, cellular automata designated k-2 and r-1 are We are hiring. 3, each with these two possible values, k=2, r-1 There are a total of 256 cellular automaton rules that depend on the position of . The label according to the present invention In one embodiment of the random sequence generator, law (1) is expressed as , transformed into a nonlinear law.
ａｌ’ −ａｌ−１ＸＯＲ（ａＩＯＲａｌ＋１） （２）上式において、ＸＯＲ は排他的論理和（モジューロ２の加算）を表し、ＯＲは包含的論理和（プール代 数加算）を表している。al'-al-1XOR(aIORal+1) (2) In the above formula, XOR represents exclusive disjunction (addition modulo 2), and OR represents inclusive disjunction (pool sum addition). It represents number addition).
ランダム・シーケンスは、時間を関数として変化するある特定の位置がとる値を サンプリングすることによって法則（２）から得られる。本発明の実施例では、 一定数の位置が環状レジスタに配置され、各々の位置はレジスタの段で表されて いる。レジスタ内のこれらの位置の初期「発生源」配置が所与とすれば、長く、 ランダムなシーケンスが得られる。A random sequence describes the value taken at a particular position as a function of time. Obtained from law (2) by sampling. In an embodiment of the invention, A fixed number of positions are arranged in a circular register, each position being represented by a stage of the register. There is. Given the initial "source" arrangement of these positions in the register, long A random sequence is obtained.
具体的には、本発明のランダム・シーケンス発生装置の好適実施例は、複数の段 （これらはセル・オートマトンの位置に対応する）からなるレジスタで構成され 、各段はＯＲゲートと排他的ＯＲゲート（以下Ｘ。Specifically, a preferred embodiment of the random sequence generator of the present invention comprises a plurality of stages. (these correspond to the positions of the cellular automaton) , each stage has an OR gate and an exclusive OR gate (hereinafter referred to as X).
Ｒと呼ぶ）を備えている。ランダム信号発生装置の連続段を１．、、ｉ−２，ｉ −１，ｔ、 ｉ＋１． ｉ＋２．、、とすれば、ｉ段からの新しい出力ａＩ°は 、ｉ段とｉ＋１段のそれぞれの前の出力ａ、とａＩ＊１の論理和（ＯＲ）をとり 、次に、論理和で得た出力とｉ−１段の出力とを排他的論理和（ＸＯＲ）にかけ ることにより得られる。(referred to as R). The successive stages of the random signal generator are 1. ,,i-2,i -1, t, i+1. i+2. , , then the new output aI° from stage i is , take the logical sum (OR) of the previous output a of each stage i and stage i+1, and aI*1. , Next, the output obtained by the logical sum and the output of the i-1 stage are subjected to exclusive logical sum (XOR). It can be obtained by
本発明の好適実施例のランダム信号発生装置によれば、その回路構成は、閉ルー プに配置された複数の段から構成され、各々の段はＯＲゲートと、第１入力端が ＯＲゲートの出力端に接続されたＸＯＲゲートと、入出力回路とを備えている。According to the random signal generator of the preferred embodiment of the present invention, the circuit configuration is a closed loop. Each stage has an OR gate and a first input terminal. It includes an XOR gate connected to the output end of the OR gate and an input/output circuit.
入出力回路の各々の出力端は、同一段（ｉ）のＯＲゲートの第１入力端と、前段 （１−１）のＯＲゲートの第２入力端と、後段の（ｉ＋１）のＸＯＲゲートの第 １入力端とに接続されている。Each output terminal of the input/output circuit is connected to the first input terminal of the OR gate in the same stage (i) and the first input terminal of the OR gate in the previous stage. The second input terminal of the OR gate (1-1) and the second input terminal of the XOR gate (i+1) in the subsequent stage. 1 input terminal.
各ＸＯＲゲートの出力は同一段の入出力回路の第１入力端に印加され、初期キー 人力信号は入出力回路の第２入力端に印加され、クロック・パルス列は入出力回 路の各々のクロック入力端に印加される。各入出力回路の第２入力端に印加され る信号はＯか１のどちらかであり、これの選択はキー信号のあらかじめ決めたパ ターンに従って行われる。The output of each XOR gate is applied to the first input terminal of the input/output circuit of the same stage, and the initial key The human input signal is applied to the second input of the input/output circuit, and the clock pulse train is applied to the input/output circuit. is applied to the clock input of each of the paths. Applied to the second input terminal of each input/output circuit The signal to be used is either O or 1, and the selection depends on the predetermined pattern of the key signal. It is done according to turns.
キー信号の入力を受けると、各段は０か１のどちらかの状態をとり、次のクロッ ク・パルスが現れると、ｉ段の出力端ａｌ’は直前のクロック・パルス時の１１ ３−１およびｉ＋１段の状態に応じて、０か１のどちらかになる。後続のクロッ ク・パルスでは、出力、Ｉは後続段の個数Ｎに応じて高度のランダム性をもって 変化することになる。When a key signal is input, each stage takes a state of either 0 or 1, and the next clock signal is input. When a clock pulse appears, the output terminal al' of the i stage becomes 11 at the time of the previous clock pulse. It becomes either 0 or 1 depending on the state of stages 3-1 and i+1. Subsequent clocks For pulses, the output, I, has a high degree of randomness depending on the number of subsequent stages, N. It's going to change.
本発明の別実施例では、次の法則を採用している。Another embodiment of the invention employs the following rules.
ａ１’ ＝ ａａ−Ｉ ＸＯＲ（ａｌ ＯＲ（ＮＯＴ ａ＋＋＋）） （３）た だし、ＮＯＴは否定を表す。この法則を採用する回路構成は、各ＯＲゲートの第 ２出力が反転される点を除は第１図は、４段からなる本発明の好適実施例の概略 回路図である。a1' = aa-I XOR (al OR (NOT a+++)) (3) However, NOT represents negation. The circuit configuration that adopts this law is the first one of each OR gate. FIG. 1 is a schematic diagram of a preferred embodiment of the invention consisting of four stages, except that two outputs are inverted. It is a circuit diagram.
第２図は、第１の実施例の入出力回路の概略図である。FIG. 2 is a schematic diagram of the input/output circuit of the first embodiment.
第３図は、ある特定のキー人力信号が入力されたときの第１図回路の出力状態を 示す図である。Figure 3 shows the output state of the circuit in Figure 1 when a certain key human input signal is input. FIG.
第４図は、第１図図示の回路用に変形を加えた構成素子の概要図である。FIG. 4 is a schematic diagram of modified components for the circuit shown in FIG.
第５図は、本発明を一般化した形態を示す概要図である。FIG. 5 is a schematic diagram showing a generalized form of the present invention.
発明を実施するための最良の形態 第１図は、４段からなる本発明の実施例を示したものである。勿論、実際には、 段はもつと多数（例えば、１２７段）使用されるが、同図において４段だけを示 したのは説明を簡単にするためである。第１図のランダム・シーケンス発生装置 を構成する４段は、左から右に向フて、ｉ−１、ｉ、 ｉ＋１． ｉ÷２の番号 を付けである。出力は同一段の１または２以上から取り出すことができるが、第 １図では、ｉ−１段のみから取り出されるものとして示しである。BEST MODE FOR CARRYING OUT THE INVENTION FIG. 1 shows an embodiment of the invention comprising four stages. Of course, in reality, Although a large number of stages (for example, 127 stages) are used, only four stages are shown in the figure. This was done to simplify the explanation. Random sequence generator shown in Figure 1 The four stages that make up are, from left to right, i-1, i, i+1. i÷2 number It is attached. Output can be taken from one or more of the same stages, but In FIG. 1, it is shown that it is taken out only from the i-1 stage.
これらの段の各々は、第１入力端１２と第２入力端１４と出力端１６とをもつＯ ＲゲートｌＯと、第１入力端２０とＯＲゲート１０の出力端１６に接続された第 ２入力端２２と出力端２４とをもつ排他的ＯＲゲート１８ （ＸＯＲ）と、Ｘ０ Ｒ−ゲート１８の出力端２４に接続された第１入力端Ａとキー人力信号が入力さ れる第２入力端Ｂと選択パルスが入力される第３入力端Ｓとクロック・パルス列 が入力される第４入力端ＣＫと出力端Ｑとをもつ入出力回路２６とで構成されて いる。選択パルスは、次のクロック・パルス時にキー人力信号を出力端Ｑに送る 働きをする。Each of these stages has an O having a first input 12, a second input 14 and an output 16. an R gate lO and a first input terminal 20 connected to the output terminal 16 of the OR gate 10; An exclusive OR gate 18 (XOR) with two inputs 22 and an output 24, and The first input terminal A connected to the output terminal 24 of the R-gate 18 and the key input signal are inputted. A second input terminal B to which the selection pulse is input, a third input terminal S to which the selection pulse is input, and a clock pulse train. It is composed of an input/output circuit 26 having a fourth input terminal CK into which is inputted, and an output terminal Q. There is. The selection pulse sends the key input signal to output Q on the next clock pulse. do the work.
各入出力回路の出力端Ｑは、自身の段のＯＲゲートの第１入力端１２と、前段の ＯＲゲートの第２入力端１４と、次の後続段のＸＯＲゲート１８の第１入力端２ ０とに接続されている。第１図のｉ−１段に特定して説明すれば、入出力回路２ ６の出力端Ｑは、ｉ−１段のＯＲゲート１０の第１入力端１２と、１◆２段のＯ Ｒゲート１０の第２入力端１４と、ｉ段のＸＯＲゲート１８の第１入力端２０と に接続されている。残りの段の各々も、同じ方法で接続される。The output terminal Q of each input/output circuit is connected to the first input terminal 12 of the OR gate of its own stage and the output terminal Q of the previous stage. A second input 14 of the OR gate and a first input 2 of the XOR gate 18 of the next subsequent stage. 0. To specifically explain stage i-1 in FIG. 1, the input/output circuit 2 The output terminal Q of 6 is connected to the first input terminal 12 of the i-1 stage OR gate 10 and the 1◆2 stage O The second input terminal 14 of the R gate 10 and the first input terminal 20 of the i-stage XOR gate 18. It is connected to the. Each of the remaining stages is connected in the same manner.
ＯＲゲート１０とＸＯＲゲート１８は従来から公知のものである。各ＯＲゲート は、その入力端の一方または両方に１が入力されたとき、その出力端に１を出力 する。入力が共に０ならば、その出力はＯになる。各ＸＯＲゲートは、その入力 が異るときその出力端に１を出力し、入力が共に１カ）０のときは、出力端に０ が現れる。OR gate 10 and XOR gate 18 are conventionally known. Each OR gate outputs 1 to its output terminal when 1 is input to one or both of its input terminals. do. If both inputs are 0, the output will be 0. Each XOR gate has its input When the inputs are different, 1 is output to the output terminal, and when both inputs are 1 and 0, 0 is output to the output terminal. appears.
第２図は、各入出力回路２６の詳細図である。第２図に示すように、各入出力回 路２６は、入力端Ａ、Ｂ％Ｓおよび出力端Ｙをもつ２入力端マルチプレクサ２８ から構成されている。また、入出力回路は、マルチプレクサ２８の出力端Ｙに接 続された入力端Ｄ５クロック入力端ＣＫおよび出力端Ｑをもつエツジ・トリガＤ 型フリップフロップで構成されている。これらのマルチプレクサ２８とフリップ フロップ３０としては、それぞれ公知の７４２５７と７４７４型が使用可能であ る。FIG. 2 is a detailed diagram of each input/output circuit 26. As shown in Figure 2, each input/output circuit Path 26 is a two-input multiplexer 28 with inputs A, B%S and output Y. It consists of Further, the input/output circuit is connected to the output terminal Y of the multiplexer 28. Edge trigger D with connected input D5 clock input CK and output Q It consists of type flip-flop. These multiplexers 28 and flip As the flop 30, publicly known types 74257 and 7474 can be used, respectively. Ru.
次に、以上説明した実施例に基いてその動作について説明する。ｌとＯの列から なる任意に定義されたキー人力信号は、入力回路のマルチプレクサ２８のすべて の入力端Ｂに印加される。これと同時に、選択パルスがマルチプレクサ２８の各 々の入力端Ｓに印加される。これにより、入力端Ｂのキー人力信号は、マルチプ レクサ２８の出力端Ｙを通して、対応するフリップ−フロップ３０の入力端りに 直接結ばれることになる。次のクロック信号がフリップ−フロップ３０のＣＫ端 に印加されると、キー人力信号がフリップ−フロップの出力＠Ｑに現れる。ラン ダム信号発生サイクル期間は選択パルスは再び入力されず、そのあと、マルチプ レクサ２８への入力信号だけがＸＯＲゲート１８の出力端２４から得られる。Next, the operation will be explained based on the embodiment described above. From the l and o columns All of the input circuit multiplexers 28 is applied to input terminal B of . At the same time, the selection pulse is applied to each of the multiplexers 28. is applied to each input terminal S. As a result, the key input signal at input terminal B is through the output terminal Y of the lexer 28 to the input terminal of the corresponding flip-flop 30. It will be directly connected. The next clock signal is the CK terminal of flip-flop 30. When applied to Q, a key input signal appears at the output @Q of the flip-flop. run The selection pulse is not input again during the dumb signal generation cycle, and then the multiplex The only input signal to lexer 28 is obtained from output 24 of XOR gate 18.
クロック・パル２０時に、キー人力信号０１００が回路２６に印加されたものと する。つまり、ｉ−１段の入出力回路２６の入力端Ｂに０が、ｉ段の入出力端Ｂ に１が、ｉ＋１段の入力端ＢにＯ−が、ｉ＋２段の入力端Ｂに０が入力され、そ れと同時に選択パルスがこれらの回路２６の各々に印加されたとする。下表１は 、第１図のランダム・シーケンス発生装置において、クロック・パル２０時のキ ー人力信号０１００の人力に続く最初の３クロツク・パルス時の各端子の状態を 示したものである。Assume that at clock pulse 20 o'clock, key input signal 0100 is applied to circuit 26. do. In other words, 0 is at the input terminal B of the input/output circuit 26 of the i-1 stage, and 0 is set at the input terminal B of the i-1 stage input/output circuit 26. 1 is input to input terminal B of stage i+1, O- is input to input terminal B of stage i+2, and 0 is input to input terminal B of stage i+2. Assume that at the same time a selection pulse is applied to each of these circuits 26. Table 1 below is , in the random sequence generator shown in Figure 1, the clock pulse 20 o'clock key - The state of each terminal during the first three clock pulses following the human input signal 0100. This is what is shown.
表Ｉ 前のクロック・パルス時に回路２６の入力端Ｓに選択パルスが印加されたのと同 時に入出力回路２６の入力端Ｂに印加されたキー人力信号０１００が、クロック ・パルス１時に、回路２６の出力端Ｑに現れる。従って、クロック・パルス１の ときｉ−１段の出力端Ｑに現れる信号はＯに、ｉ段の出力端Ｑに現れる信号は１ に、ｉ＋１段の出力端Ｑに現れる信号はＯに、ｉ＋１段の出力端Ｑに現れる信号 はＯになる。これを示したのが、表Ｉの最後の欄である。Table I At the same time that the selection pulse was applied to the input S of the circuit 26 during the previous clock pulse. When the key input signal 0100 applied to the input terminal B of the input/output circuit 26 is clocked • Appears at the output Q of the circuit 26 at pulse 1. Therefore, for clock pulse 1 When the signal appearing at the output terminal Q of the i-1 stage becomes O, the signal appearing at the output terminal Q of the i stage becomes 1. , the signal appearing at the output terminal Q of the i+1 stage is O, the signal appearing at the output terminal Q of the i+1 stage becomes O. This is illustrated in the last column of Table I.
１つの例として、クロック・パルス１のときｉ段の出力がＱ＝１ならば、これは 、ｉ段のＯＲゲート１０の入力１２が１、ｉ−１段のＯＲゲート１０の入力１４ が１、ｉ＋１段ノＸＯＲゲート１９の入力２０が１であることを息味する。同様 に、ｉ＋１段の出力がＱ＝Ｏならば、ｉ−１段のＯＲゲート１０の入力１４は０ 、ｉ＋２段（７）ＯＲゲート１０の入力１４はＯ，ｉ段（７） ＸＯＲゲート１ ８の入力２０はＯである。他のＯＲゲートｌＯの入力１２と１４、および他のＸ ＯＲゲー、トの入力２０も同じ方法で得られる（表１参照）。かくして、クロッ ク・パルス１が終ると、段ｉ−１、ｉ、 ｉ＋１、およびＤ２における入出力回 路への入力Ａは、それぞれ０１００となり、この入力は、次のサイクル時には出 力Ｑとなるが、これはフリップフロップ３０−では１クロツク・パルスだけ遅れ ているからである。As an example, if the output of stage i at clock pulse 1 is Q=1, then this , the input 12 of the i-stage OR gate 10 is 1, and the input 14 of the i-1 stage OR gate 10 is is 1, and the input 20 of the i+1 stage XOR gate 19 is 1. similar If the output of the i+1 stage is Q=O, the input 14 of the OR gate 10 of the i-1 stage is 0. , i+2 stage (7) OR gate 10 input 14 is O, i stage (7) XOR gate 1 The input 20 of 8 is O. Inputs 12 and 14 of the other OR gate lO and the other The input 20 of the OR gate is obtained in the same way (see Table 1). Thus, the clock At the end of clock pulse 1, the input/output circuits in stages i-1, i, i+1, and D2 The input A to each circuit becomes 0100, and this input becomes an output in the next cycle. The force Q is delayed by one clock pulse in the flip-flop 30-. This is because
第３ａ図〜第３に図は、キー人力信号０１００の印加につづいて出力端Ｑに現れ る最初の１１出力の出力Ｑを示したものである。これらの図から明らかなように 、各クロック・パルス時の出力は、出力と第１図の右側の次段の出力との論理和 （ＯＲ）をとることにより得られる。つまり、ｉ段の出力がａｌならば、この出 力はｉ＋１段の出力ａ１＋１とＯＲがとられ、その出力信号はｉ−１段の出力ａ ｌ−１とＸＯＲがとられる。Figures 3a to 3 show the output terminal Q appearing following the application of the key human power signal 0100. This figure shows the output Q of the first 11 outputs. As is clear from these figures , the output at each clock pulse is the logical sum of the output and the output of the next stage on the right side of Figure 1. It is obtained by taking (OR). In other words, if the output of stage i is al, this output The output signal is ORed with the output a1+1 of the i+1 stage, and the output signal is the output a of the i-1 stage. XOR is taken with l-1.
使用する段が４つだけのときは、反復を開始する前に得られる出力は最高８種類 である。別の言い方をすれば、４段のときの最大サイクルの長さくＭＣＬ）は破 線３２で示すように、８である。段数を５に増やすと、最大サイクルの長さＭＣ Ｌは５に減少し、６段のときは、ＭＣＬは１に、７段のときは、ＭＣＬは６３に 、８段と籾は、ＭＣＬは４０になる。４９段のときは、Ｎの値が１６を超えると ある程度不確実性があるが、確率的に、そのＭＣＬは９，９３７，３８３，６５ ２となる。If only 4 stages are used, up to 8 different outputs can be obtained before starting the iteration. It is. In other words, the maximum cycle length (MCL) at 4 stages is 8, as shown by line 32. When the number of stages is increased to 5, the maximum cycle length MC L decreases to 5, when 6 stages, MCL becomes 1, and when 7 stages, MCL becomes 63. , 8 stages and paddy, MCL is 40. When there are 49 stages, if the value of N exceeds 16, Although there is some degree of uncertainty, the probability is that the MCL is 9,937,383,65 It becomes 2.
実用を目的としたサイクルのと籾の段数は、Ｎ＝１２７が代表的である。The typical number of paddy stages in a cycle intended for practical use is N=127.
表ＩＩを検討すれば明らかなように、最大サイクルの長さはほぼ値２°６１Ｎに 近似している。ただし、この式は、曲線をデータに合せることによって得たもの である。Ｎが４〜５１のときの確かなＭＣＬは表ＩＩに確実な 確実な 上表から明らなように、シーケンスは高度のランダム性をもっている。これらの 行動を予測する一般的な手法は知られていない。また、これらのシーケンスが計 算によって換算できることは疑わしいので、この種の手法は原理的にも存在して いない。As is clear from consideration of Table II, the maximum cycle length is approximately equal to the value 2°61N. Approximate. However, this formula was obtained by fitting a curve to the data. It is. The reliable MCL when N is 4 to 51 is shown in Table II. As is clear from the table above, the sequence has a high degree of randomness. these There is no known general method for predicting behavior. Also, these sequences It is doubtful that it can be converted by calculation, so this type of method does not exist in principle. not present.
表ＩＩＩは、キー人力信号が００００１００００であるとき、Ｎ＝９段をもつラ ンダム信号発生装置から得た最初の４５出力を示したものであり、表ＩＶは、キ ー人力信号が００１１００１０１であるとき、Ｎ＝９段の場合に得た最初の４５ 出力を示したものである。これらの表から明らかなように、パターンは複雑であ り、外部からランダムな条件の人力なしでランダムな出力を得ている。表ＩＩに 示すように、Ｎ＝９のとき、パターンが繰返しを開始する前の最大サイクルの長 さは１７１出力である。Table III shows the circuit with N=9 stages when the key input signal is 000010000. Table IV shows the first 45 outputs obtained from the random signal generator. - When the human input signal is 001100101, the first 45 obtained when N = 9 stages This shows the output. As is clear from these tables, the pattern is complex. Random output is obtained without external human input under random conditions. In Table II As shown, when N=9, the maximum cycle length before the pattern starts repeating The output is 171.
ＬＬｕ 退」Ｎ 第１図の回路は、次の法則を取り入れるように改良することが可能である。LLu retreat”N The circuit of FIG. 1 can be modified to incorporate the following law.
ａ１°＝ ａｌ−Ｉ ＸＯＲ（ａｌ ＯＲ（ＮＯＴ ａｉ＋ｔ）） （３）上式 は、第１図のＯＲゲートの各々を、第４図のＯＲゲート１０ａで置と換えたもの である。ＯＲゲート１０ａがＯＲゲート１０と異なるのは第２入力端１４ａが反 転している点だけである。従って、出力１６は、人力１２が１か入力１４ａが０ のとき１になる。a1°= al-I XOR (al OR (NOT ai+t)) (3) Above formula is obtained by replacing each of the OR gates in FIG. 1 with the OR gate 10a in FIG. 4. It is. The difference between the OR gate 10a and the OR gate 10 is that the second input terminal 14a is inverted. The only point is that it is rotating. Therefore, the output 16 is either 1 for the human input 12 or 0 for the input 14a. It becomes 1 when .
第５図は、本発明をより一般化したものであり、これは複数の段から構成され、 各段は論−理回路５０と前述した入出力回路２６から構成されている。ｉ段との 接続だけを示し、７段だけを示したのは、図が複雑になるのを避けるためである 。同図の左右の点線は、第１図の実施例と同様に、段が閉ループに接続されてお り、これらの段の各々は、ｉ段がその前段と後続段に接続されているのと全く同 じように、その前段と後続段に接続されることを示している。FIG. 5 shows a more generalized version of the invention, which consists of multiple stages, Each stage is composed of a logic circuit 50 and the input/output circuit 26 described above. with i-dan The reason why only the connections and only the 7 stages are shown is to avoid complicating the diagram. . The dotted lines on the left and right sides of the figure indicate that the stages are connected in a closed loop, similar to the embodiment in Figure 1. and each of these stages is connected in exactly the same way as stage i is connected to its preceding and succeeding stage Similarly, it is shown that it is connected to the preceding stage and the succeeding stage.
第５図の回路は、法則（１）においてｒに２を選択すると、次式が得られること で説明できる。In the circuit shown in Figure 5, if 2 is selected for r in law (1), the following equation is obtained. It can be explained by
ａｌｌ″φ（ａｌ−２＋ａｌ−１＋ａｉａｌ＋ｌ＋ａｌ＋２） （４）各′論理 回路はｒｒＺｒ＋１〜５個の入力端をもち、そのうちの１つは独自の入出力回路 ２６の出力端Ｑに接続され、歿りのｎ−１個の入力端は直前のｒ段の出力端と、 直後のｒ段とに接続されている。第５図のｉ段に特定して説明すれば、論理回路 ５０の中央の入力端はｉ段の入出力回路の出力ｉＱに接続され、左側の２入力端 はｉ−２段とｉ−１段の入出力回路２６の出力端Ｑに、右側の２入力端はｉ＋１ 段とｉ＋２段の入出力回路２６の出力端Ｑに接続されている。同様に、同図から 理解されるｉおよびＤＩ段の出力端Ｑに接続されており、また、ｉ−３段の論理 回路５０の入力端はｉ＋２、ｉ＋３、ｉ−３、ｉ−２およびｉ−１段の出力端Ｑ に接続される。他の段も全く同じ方法で接続されている。all″φ(al-2+al-1+aial+l+al+2) (4) Each′ logic The circuit has rrZr+1 to 5 input terminals, one of which has its own input/output circuit. 26 output terminals Q, and the remaining n-1 input terminals are connected to the output terminals of the immediately preceding r stage, It is connected to the immediately following r stage. If we specifically explain the i-stage in FIG. 5, the logic circuit The center input terminal of 50 is connected to the output iQ of the i-stage input/output circuit, and the 2 input terminals on the left is the output terminal Q of the input/output circuit 26 of the i-2 stage and i-1 stage, and the two input terminals on the right side are the i+1 It is connected to the output end Q of the input/output circuit 26 of the stage and the i+2 stage. Similarly, from the same figure It is connected to the output terminal Q of the i and DI stage to be understood, and is also connected to the logic of the i-3 stage. The input terminal of the circuit 50 is the output terminal Q of stages i+2, i+3, i-3, i-2 and i-1. connected to. The other stages are connected in exactly the same way.
第５図に示す実施例では、各論理回路の入力端は独自の出力端と、直前の段と後 続の段の出力端とにだけ接続されているが、論理回路の入力端を、直前または直 後以外の段の出力端に接続することも可能である（この場合は、発生装置の回路 が若干複雑になる）。In the embodiment shown in FIG. 5, the input of each logic circuit has its own output, and It is connected only to the output terminal of the next stage, but if the input terminal of the logic circuit is It is also possible to connect to the output of a stage other than the latter (in this case, the circuit of the generator becomes slightly more complicated).
論理回路５０は、その入力端に印加される０と１の組合せに応じて、出力が０と １のどちらかの状態をとる２１０２型記憶素子または参照テーブルで構成するこ とができる。従って、論理回路５０として使用に通した参照テーブルを使えば、 それがとりうる３２個の入力に対応して２５個のアドレスをもつことになり、そ の参照テーブルをどのようにプログラムしたかに応じて、各入力からＯか１が出 力されることになる。The logic circuit 50 outputs 0 and 1 depending on the combination of 0 and 1 applied to its input terminal. 1 or a 2102 type memory element or a lookup table. I can do it. Therefore, if the reference table used as the logic circuit 50 is used, It will have 25 addresses corresponding to the 32 possible inputs, and Depending on how you have programmed the lookup table, each input will output an O or a 1. You will be forced to do so.
説明するまでもなく、第１図の回路は、第５図に図示の回路の特殊ケースである 。第１図では、第５図の論理回路５０に対応する各段の論理回路は、ＯＲゲート １０とＸＯＲゲート１８とで構成されている。第１図の回路ではｒ＝１なので、 ＯＲゲートとＸＯＲゲートの入力端の総数は２ｒ＋１−３となる。つまり、ＯＲ ゲート１０の入力端は１２と１４、ＸＯＲゲートの入力端は２０である。従って 、第１図のｉ段について説明すれば、ｉ段のＯＲゲート１０の入力端はｉ段の入 出力回路２６の出力端Ｑに、ＯＲゲート１０の入力端１２はｉ＋１段の出力端Ｑ に、ＸＯＲゲート１８の入力端２０はｉ−１段の出力端Ｑに接続されている。Needless to say, the circuit of FIG. 1 is a special case of the circuit shown in FIG. . In FIG. 1, the logic circuit at each stage corresponding to the logic circuit 50 in FIG. 5 is an OR gate. 10 and an XOR gate 18. In the circuit shown in Figure 1, r=1, so The total number of input terminals of the OR gate and the XOR gate is 2r+1-3. In other words, OR The input terminals of the gate 10 are 12 and 14, and the input terminal of the XOR gate is 20. Therefore , to explain the i-stage in FIG. 1, the input terminal of the i-stage OR gate 10 is the i-stage input terminal. The output terminal Q of the output circuit 26 is connected to the output terminal Q of the i+1 stage, and the input terminal 12 of the OR gate 10 is connected to the output terminal Q of the i+1 stage. The input terminal 20 of the XOR gate 18 is connected to the output terminal Q of the i-1 stage.
本発明の各種実施例について以上説明してきたが、これらの実施例は種々態様に 変形、変更、および改良が可能であり、また、特許請求の範囲に記載のものと同 等のものはすべて本発明の精神と範囲に属するものであることは勿論である。Although various embodiments of the present invention have been described above, these embodiments can be modified in various ways. Variations, modifications and improvements are possible and the same as those set forth in the claims. It goes without saying that all such works fall within the spirit and scope of the present invention.
補正書の写しく翻訳文）提出書 （特許法第１８４条の７第１項） 昭和６２年５月２２日 特許庁長官 黒 １）明 雄 殿 １、特許出願の表示 ４／−ζｃ＝ｆ３二ンＰＣＴ１０５８６１０１９７７ ２、発明の名称 ランダム・シーケンス発生装置と方法 ３、特許出願人 住 所 アメリカ合衆国 ０２１４２−１２１４マサチユーセツツ州 ケンブリ ッジ ファーストストリート ２４５ 名称 スインキング マシーンズ 東京都港区赤坂５丁目１番３０号 第６セイコービル ３階 昭和６２年１月２３日 ６、添付書類の目録 １）補正書の写しく翻訳文） １通 請求の範囲 １）閉ループに配置された複数の連続段を具え、該連続段の各々は、 ｎ個の入力端と１つの出力端とを備えると共に、そのｎ個の入力端に印加された 信号に応じてその出力端にＯまたは１を出力するための２ｎ個のアドレスをもつ 論理回路と、 該論理回路の出力端に接続された第１入力端、第２入力端および出力端をもつ入 出力回路と、前記論理回路の入力端の１つを同一段の入出力回路の出力端に接続 し、前記論理回路の他の入力端を前段の入出力回路の出力端に接続する接続手段 とを含み、さらに前記論理回路の別の入力端を後続段の入出力回路の出力端にそ れぞれ接続する接続手段とでなり、前記入出力手段の第２入力端に供給された初 期キー信号に応動して、複数の順次ランダム値をもつ出力信号が前記入出力回路 の各々の出力端から出力されるようにしたことを特徴とするランダム・シーケン ス発生装置。Copy and translation of written amendment) Submission form (Article 184-7, Paragraph 1 of the Patent Act) May 22, 1986 Commissioner of the Patent Office Kuro 1) Akio 1. Display of patent application 4/-ζc=f32 PCT10586101977 2. Name of the invention Random sequence generator and method 3. Patent applicant Address: Cambridge, Massachusetts, United States 02142-1214 Edge First Street 245 Name Swinging Machines 5-1-30 Akasaka, Minato-ku, Tokyo 6th Seiko Building 3rd floor January 23, 1986 6. List of attached documents 1) Copy and translation of the written amendment) 1 copy The scope of the claims 1) comprising a plurality of successive stages arranged in a closed loop, each of the successive stages comprising: It has n input terminals and one output terminal, and is applied to the n input terminals. It has 2n addresses to output O or 1 to its output terminal depending on the signal. logic circuit and an input terminal having a first input terminal, a second input terminal and an output terminal connected to the output terminal of the logic circuit; Connect the output circuit and one of the input terminals of the logic circuit to the output terminal of the input/output circuit of the same stage. and connecting means for connecting the other input terminal of the logic circuit to the output terminal of the preceding input/output circuit. and further connecting another input terminal of the logic circuit to an output terminal of the input/output circuit of the subsequent stage. and a connecting means for connecting the first input terminal to the second input terminal of the input/output means. In response to the period key signal, an output signal having a plurality of sequential random values is output from the input/output circuit. A random sequence characterized in that the output is output from each output terminal of gas generator.
２） 前記論理回路の前記１つの入力端以外の入力端は、直前のｒ段と直後に続 くｒ段（ただし、「−（ｎ−１）／２）の対応する出力端に接続されていること を特徴とする請求の範囲第１項に記載のランダム・シーケンス発生装置。2) Input terminals other than the one input terminal of the logic circuit are connected to the immediately preceding r stage and the immediately following input terminal. be connected to the corresponding output end of the r-stage (-(n-1)/2) A random sequence generator according to claim 1, characterized in that:
３）前記論理回路の各々は、ＯＲゲートと排他的ＯＲゲートとで構成され、該排 他的ＯＲゲートは該ＯＲゲートの出力端に接続された入力端と前記入出力回路の 第１入力端に接続された出力端とを備えており、該論理回路の該ｎ個の入力端は 、該ＯＲゲートにつながる第１入力端と第２入力端および該排他的ＯＲゲートに つながる第３入力端を含んでいることを特徴とする請求の範囲第１項に記載のラ ンダム・シーケンス発生装置。3) Each of the logic circuits is composed of an OR gate and an exclusive OR gate, and The other OR gate has an input terminal connected to the output terminal of the OR gate and an output terminal of the input/output circuit. an output terminal connected to the first input terminal, and the n input terminals of the logic circuit are , a first input terminal and a second input terminal connected to the OR gate and the exclusive OR gate. The lamp according to claim 1, characterized in that it includes a third input terminal connected to the lamp. random sequence generator.
４）前記論理回路の各々は、ＯＲゲートと排他的ＯＲゲートとで構成され、該排 他的ＯＲゲートは該ＯＲゲートの出力端に接続された入力端と前記入出力回路の 第１入力端に接続された出力端とを備えており、該論理回路の該ｎ個の入力端は 、該ＯＲゲートにつながる第１入力端と第２入力端および該排他的ＯＲゲートに つながる第３入力端を含んでおり、論理回路の入力端の個数ｎを３、ｒを１とし たことを特徴とする請求の範囲第２項に記載のランダム・シーケンス発生装置。4) Each of the logic circuits is composed of an OR gate and an exclusive OR gate, and The other OR gate has an input terminal connected to the output terminal of the OR gate and an output terminal of the input/output circuit. an output terminal connected to the first input terminal, and the n input terminals of the logic circuit are , a first input terminal and a second input terminal connected to the OR gate and the exclusive OR gate. It includes a third input terminal to be connected, and the number of input terminals of the logic circuit, n, is 3 and r is 1. A random sequence generator according to claim 2, characterized in that:
国際調査報告international search report
Claims (1)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US779121 | 1985-09-23 | ||
| US06/779,121 US4691291A (en) | 1985-09-23 | 1985-09-23 | Random sequence generators |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63501609A true JPS63501609A (en) | 1988-06-16 |
Family
ID=25115397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61505322A Pending JPS63501609A (en) | 1985-09-23 | 1986-09-22 | Random sequence generator and method |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4691291A (en) |
| EP (1) | EP0240546B1 (en) |
| JP (1) | JPS63501609A (en) |
| CA (1) | CA1260078A (en) |
| DE (1) | DE3689377T2 (en) |
| WO (1) | WO1987001836A1 (en) |
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- 1985-09-23 US US06/779,121 patent/US4691291A/en not_active Expired - Lifetime
-
1986
- 1986-09-16 CA CA000518320A patent/CA1260078A/en not_active Expired
- 1986-09-22 WO PCT/US1986/001977 patent/WO1987001836A1/en active IP Right Grant
- 1986-09-22 DE DE86906138T patent/DE3689377T2/en not_active Expired - Fee Related
- 1986-09-22 JP JP61505322A patent/JPS63501609A/en active Pending
- 1986-09-22 EP EP86906138A patent/EP0240546B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO1987001836A1 (en) | 1987-03-26 |
| US4691291A (en) | 1987-09-01 |
| DE3689377D1 (en) | 1994-01-20 |
| EP0240546A1 (en) | 1987-10-14 |
| EP0240546A4 (en) | 1990-12-12 |
| EP0240546B1 (en) | 1993-12-08 |
| CA1260078A (en) | 1989-09-26 |
| DE3689377T2 (en) | 1994-04-28 |
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