KR100458850B1 - Apparatus for generating pseudo random number on authentication system - Google Patents
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Abstract
본 발명은 각종 인증 시스템에서 정보 유출을 방지하기 위해 정보암호화에 이용되는 난수를 발생시키는 임의 숫자 발생 장치에 관한 것으로서, N개의 플립플롭을 구비한 제1레지스터와, N+1개의 플립플롭을 구비한 제2레지스터, 상기 제1레지스터의 플립플롭들의 출력값을 조합하여 그 결과값을 상기 제1 레지스터의 N번째 레지스터로 전달하는 제1조합로직, 상기 제2레지스터의 플립플롭들의 출력값을 조합하여 그 결과값을 상기 제2레지스터의 N+1번째 레지스터로 전달하는 제2조합로직, 클럭에 동기되어 카운터값을 증가시키는 N비트 카운터; 및 상기 N비트 카운터 출력값과 상기 제 2 레지스터의 플립플롭의 출력값을 비교하여 임의 숫자를 출력하는 배타적 OR 게이트들을 포함하여 구성되어, 상기 제1레지스터에 의한 주기와 상기 제2레지스터에 의한 주기와 상기 카운터에 의한 주기의 곱((2N-1)×2N+1×2N)에 해당하는 주기를 갖는 것이다.The present invention relates to a random number generator for generating a random number used for information encryption in order to prevent information leakage in various authentication systems, comprising: a first register having N flip-flops, and N + 1 flip-flops A first combinational logic that combines an output value of a second register, the flip-flops of the first register, and transfers the result value to the Nth register of the first register, and combines the output values of the flip-flops of the second register; A second combinational logic for transferring a result value to the N + 1th register of the second register, the N-bit counter for increasing a counter value in synchronization with a clock; And exclusive OR gates for outputting an arbitrary number by comparing the N-bit counter output value with the output value of the flip-flop of the second register, wherein the period by the first register, the period by the second register, and one having the period of the product ((2 N -1) × 2 N + 1 × 2 N) of the cycle by counter.
Description
본 발명은 인증 시스템에서의 임의 숫자 발생 장치에 관한 것으로, 보다 상세하게는 각종 인증 시스템에서 정보 유출을 방지하기 위해 정보암호화에 이용되는 난수를 발생시키는 임의 숫자 발생 장치에 관한 것이다.The present invention relates to an arbitrary number generator in an authentication system, and more particularly, to an arbitrary number generator for generating random numbers used for information encryption in order to prevent information leakage in various authentication systems.
인증절차를 행하는 시스템간의 동작을 도 1에 도시된 블럭도를 참조하여 설명한다.The operation between the systems for performing the authentication procedure will be described with reference to the block diagram shown in FIG.
시스템 1이 시스템 2로부터 인증을 받기 위해서는 시스템 1의 인증정보를 시스템 2에 제공해야 하는데, 이때 상기 인증정보를 그대로 전달하면 외부에 상기 인증정보가 노출되므로 상기 인증정보를 외부에서는 인식할 수 없는 임의 숫자(난수)를 이용하여 암호화한 후 입출력단(IO)(16)을 통해 시스템 2의 입출력단(IO)(26)으로 전달한다. 이때, 임의 숫자는 외부에서 예상할 수 없는 임의 숫자 발생기에서 나운 숫자를 사용해야만 한다.In order for the system 1 to be authenticated by the system 2, the system 1 must provide the authentication information of the system 1 to the system 2, and if the authentication information is transmitted as it is, the authentication information is exposed to the outside, and thus the authentication information cannot be recognized externally. After encrypting using a number (random number), the data is transmitted to the input / output terminal (IO) 26 of the system 2 through the input / output terminal (IO) 16. In this case, the random number must use a number that is bad in the random number generator that cannot be expected from the outside.
즉, 중앙전산장치(CPU)(13)가 ROM(11)에 저장된 소정 프로그램에 따라 임의 숫자 발생기(14)를 동작시켜 그 임의 숫자 발생기(14)로부터 출력되는 임의 숫자를 이용하여 인증 정보를 암호화하여 RAM(12)에 저장한다.That is, the central computing unit (CPU) 13 operates the random number generator 14 in accordance with a predetermined program stored in the ROM 11 to encrypt authentication information using the random number output from the random number generator 14. To the RAM 12.
저장된 인증 정보는 인터페이스 제어부(15)에 의해 입출력단(16)을 경유하여 시스템 2의 입출력단(26)으로 전달되고, 인터페이스 제어부(25)를 통해 상기 인증 정보를 전달받은 중앙전산장치(23)가 상기 인증 정보를 복호화시킨 후 그 유효성을 판단하여 인증성공 여부를 결정하는 것이다.The stored authentication information is transmitted to the input / output terminal 26 of the system 2 by the interface control unit 15 via the input / output terminal 16 and the central computing unit 23 receiving the authentication information through the interface control unit 25. After decrypting the authentication information to determine the validity to determine whether the authentication success.
한편, 종래 인증 시스템의 임의 숫자 발생기는 선형 되돌림 반복 생성 기법을 사용하여 의사 임의 숫자(Pseudo Random Number)를 생성한다.Meanwhile, the random number generator of the conventional authentication system generates a pseudo random number using a linear recursive iteration generation technique.
상기 선형 되돌림 반복 생성 기법은 각 항이 N개의 비트로 이루어지고 그 계수가 0이나 1로 이루어진 다항식에서 각 항을 한 항씩 옆 항으로 이동시키고 처음 항에서는 나머지 항들의 조합으로 이루어진 결과를 이동하는 방식이다.In the linear recursive iteration generation technique, in a polynomial in which each term consists of N bits and its coefficient is 0 or 1, each term is moved to the next term by one term, and the first term is used to move the result of the combination of the remaining terms.
이러한 방식은 2N-1의 주기를 가지고 임의의 숫자를 생성하게 되고 이렇게 생성된 숫자는 좋은 임의성을 가지게 된다. 또, 처음 임의 숫자 생성을 위한 루트를 돌기 전에 초기값을 필요로 하는데, 그 초기값의 크기는 항의 수만큼 필요로 한다.This method generates random numbers with a period of 2 N −1 and the generated numbers have good randomness. In addition, an initial value is required before running the route for the first random number generation, and the size of the initial value is required by the number of terms.
그러나, 이를 이용하여 생성된 임의의 숫자는 N이 작을 수록 응용 프로그램에서 사용하기엔 주기가 짧아진다는 문제점이 있다. 예를 들면, 8비트인 임의 숫자를 만들기 위해서 N=8인 다항식을 사용하게 되는데, 이 경우에는 주기가 28-1이 되므로 255가 된다. 이를 통상의 응용 시스템에서 사용하게 되면, 그 주기가 짧기 때문에 같은 임의 숫자가 주기만큼 반복적으로 생성되기 때문에, 상기 임의 숫자를 이용하여 암호화된 인증 정보가 외부로 누출된 경우, 그 보안성이 낮다는 문제점이 있다.However, the random number generated using this has a problem that the smaller the N, the shorter the cycle for use in the application. For example, to create an 8-bit random number, we use a polynomial with N = 8, in which case the period is 2 8 -1, which is 255. When used in a typical application system, since the period is short, the same random number is generated repeatedly by the period. Therefore, when the authentication information encrypted using the random number is leaked to the outside, its security is low. There is a problem.
따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 인증 시스템에 적용되는 임의 숫자 발생 장치의 주기를 길게 설정할 수 있도록 하는 것을 목적으로 한다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and an object thereof is to allow a long period of an arbitrary number generating device to be applied to an authentication system.
도 1은 일반적인 인증 시스템의 블럭도.1 is a block diagram of a typical authentication system.
도 2는 본 발명의 실시예에 따른 임의 숫자 발생 장치의 세부 회로도.2 is a detailed circuit diagram of a random number generator according to an embodiment of the present invention.
상기한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 인증 시스템에서의 임의 숫자 발생 장치는, N개의 플립플롭으로 구성되고, 초기값이 입력되면 클럭에 동기하여 한 비트씩 하위 비트 방향으로 상기 플립플롭들의 출력값을 이동시키면서 저장하는 제1레지스터; N+1개의 플립플롭으로 구성되고, 상기 클럭에 동기하여 상기 제1레지스터의 플립플롭의 출력값과 상위 비트의 플립플롭의 출력값에 대한 비교 결과값을 하위 비트 방향으로 이동시키면서 저장하는 제2레지스터; 상기 제1레지스터의 플립플롭들의 출력값을 조합하여 그 결과값을 상기 제1 레지스터의 N번째 레지스터로 전달하는 제1조합로직; 상기 제2레지스터의 플립플롭들의 출력값을 조합하여 그 결과값을 상기 제2레지스터의 N+1번째 레지스터로 전달하는 제2조합로직; 상기 클럭에 동기되어 카운터값을 증가시키는 N비트 카운터; 상기 N비트 카운터 출력값과 상기 제 2 레지스터의 플립플롭의 출력값을 비교하여 임의 숫자를 출력하는 배타적 OR 게이트들 및; 상기 제1레지스터의 N번째 플립플롭의 출력값과 상기 제2레지스터의 N+1번째 플립플롭의 출력값을 비교하여 그 결과값을 상기 제2레지스터의 N번째 플립플롭으로 인가하는 N개의 배타적 OR 게이트들 을 구비하는 것을 특징으로 한다.Arbitrary number generator in the authentication system according to a preferred embodiment of the present invention for achieving the above object is composed of N flip-flop, when the initial value is input by one bit in synchronization with the clock in the lower bit direction A first register for moving and storing an output value of the flip-flops; A second register composed of N + 1 flip-flops, for storing the result of comparing the output value of the flip-flop of the first register with the output value of the flip-flop of the upper bit in a lower bit direction in synchronization with the clock; A first combinational logic for combining the output values of the flip-flops of the first register and transferring the resulting value to the Nth register of the first register; A second combinational logic for combining the output values of the flip-flops of the second register and transferring the resultant value to the N + 1th register of the second register; An N-bit counter for increasing a counter value in synchronization with the clock; Exclusive OR gates for outputting an arbitrary number by comparing the N-bit counter output value with the output value of the flip-flop of the second register; N exclusive OR gates comparing the output value of the Nth flip-flop of the first register with the output value of the N + 1th flip-flop of the second register and applying the result value to the Nth flip-flop of the second register. It characterized by having a.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.
도 2를 참조하면, 임의 숫자 발생 장치는 N개의 플립플롭을 구비한 레지스터(100), N+1개의 플립플롭을 구비한 레지스터(200), 외부 클럭에 동기해서 값을 증가시키는 N비트 카운터(300), 레지스터(200)의 N+1번째 플립플롭(FBN)에서 첫번째 플립플롭(FB0)까지의 값을 조합하여 그 결과값을 플립플롭(FBN)으로 인가하는 조합 로직(400), 레지스터(100)의 N번째 플립플롭(FAN-1)에서 첫번째 플립플롭(FA0)까지의 값을 조합하여 그 결과값을 플립플롭(FAN-1)으로 인가하는 조합 로직(500), 레지스터(100)의 N번째 플립플롭(FAN-1)의 출력과 레지스터(200)의 N+1번째 플립플롭(FBN)의 출력을 비교하여 그 결과값을 레지스터(200)의 N번째 플립플롭(FBN-1)으로 입력시키는 N개의 배타적 OR 게이트 들(EAN-1∼EA0), 카운터(300) 출력과 레지스터(200)의 N번째 플립플롭(FBN-1)에서 첫번째 플립플롭(FB0)까지의 값을 조합하여 최종 임의 숫자(D0∼DN-1)를 출력하는 조합 로직(600)으로 구성된다. 여기서, 조합 로직(600)은 카운터(300) 출력과 레지스터(200)의 N번째 플립플롭(FBN-1)에서 첫번째 플립플롭(FB0)까지의 값을 각각 비교하는 N개의 배타적 OR 게이트 들(EB0∼EBN-1)로 구성된다.Referring to FIG. 2, the random number generator includes a register 100 having N flip-flops, a register 200 having N + 1 flip-flops, and an N-bit counter for increasing a value in synchronization with an external clock. 300, a combinational logic 400 for combining values from the N + 1th flip-flop FB N to the first flip-flop FB 0 of the register 200 and applying the result to the flip-flop FB N. Combination logic 500 for combining the values from the Nth flip-flop FA N-1 to the first flip-flop FA 0 of the register 100 and applying the result value to the flip-flop FA N-1 . Compares the output of the N- th flip-flop FA N-1 of the register 100 with the output of the N + 1-th flip-flop FB N of the register 200 and compares the result with the N-th of the register 200. in the flip-flop (FB N-1) of the N exclusive OR gate which inputs a (EA N-1 ~EA 0) , the counter (300) N-th flip-flop (FB N-1) output of the register 200, the first Combination logic 600 for combining the values up to the flip-flop (FB 0 ) to output the final random number (D 0 ~ D N-1 ). Here, the combinatorial logic 600 includes N exclusive OR gates for comparing the output of the counter 300 and the values from the Nth flip-flop FB N-1 to the first flip-flop FB 0 of the register 200, respectively. It consists of (EB 0 - EB N-1 ).
이어, 상술되어진 바와 같이 구성된 임의 숫자 발생 장치의 동작을 상세하게 설명한다.Next, the operation of the arbitrary number generator configured as described above will be described in detail.
본 발명에 따른 임의 숫자 발생 장치가 시스템 1에 적용된 경우를 예로서 설명하면, CPU(13)로부터의 초기값이 레지스터(100)로 인가되면, 레지스터(100)는 상기 초기값을 외부로부터 인가되는 클럭에 따라 한 비트씩 하위 비트 방향으로 이동시키고, 레지스터(100)의 N-1번째 플립플롭(FAN-2)의 출력값부터 첫번째 플립플롭(FA0)은 조합 로직(500)에 저장되고, 조합 로직(500)은 플립플롭 들(FAN-2∼FA0)의 출력값을 논리 조합하여 그 결과값을 플립플롭(FAN-1)으로 인가한다.A case in which the arbitrary number generator according to the present invention is applied to the system 1 will be described as an example. When the initial value from the CPU 13 is applied to the register 100, the register 100 is applied from the outside. The first flip-flop FA 0 is stored in the combinational logic 500 from the output value of the N-1 th flip-flop FA N-2 of the register 100 by shifting one bit bit in the lower bit direction according to the clock. The combinational logic 500 logically combines the output values of the flip-flops FA N-2 to FA 0 and applies the result value to the flip-flop FA N-1 .
레지스터(100)의 플립플롭(FA0∼FAN-1)과 조합로직(500)에 의하면, 플립플롭(FA0∼FAN-1)의 개수에 의해 2N주기를 갖지만, 0000_0000인 경우를 배제해야 하기 때문에 2N-1 주기가 된다.According to the case of the flip-flop (FA 0 ~FA N-1) and the combinational logic 500 in the register 100, the flip-flop gatjiman a 2 N by the number of cycles (FA 0 ~FA N-1) , 0000_0000 This is a 2 N -1 cycle because it must be excluded.
한편, 레지스터(100)의 플립플롭(FAN-1)의 출력값은 배타적 OR 게이트(EAN)로도 인가되고, 배타적 OR 게이트(EAN)는 레지스터(100)의 플립플롭(FAN-1)의 출력값과 레지스터(200)의 플립필롭(FAN)의 출력값을 비교하여 그에 따른 결과값을 레지스터(200)의 플립플롭(FBN-1)으로 인가한다. 이와 같은 동작은 클럭에 따라 하위 비트 방향으로 진행되고, 이로 인해 배타적 OR 게이트(EA0)는 레지스터(100)의 플립플롭(FA0)의 출력값과 레지스터(200)의 플립플롭(FB1)의 출력값을 비교하여 그 결과값을 레지스터(200)의 첫번째 플립플롭(FB0)으로 인가한다.On the other hand, the flip-flop (FA N-1) of the register 100 and the flip-flop (FA N-1) output is applied to as the exclusive-OR gate (EA N), the exclusive-OR gate (EA N) of the register 100 of the The output value of and the output value of the flip-flop (FA N ) of the register 200 is compared and the resulting value is applied to the flip-flop (FB N-1 ) of the register 200. This operation proceeds in the lower bit direction according to the clock, so that the exclusive OR gate EA 0 is the output value of the flip-flop FA 0 of the register 100 and the flip-flop FB 1 of the register 200. The output values are compared and the result is applied to the first flip-flop FB 0 of the register 200.
레지스터(200)의 N번째 플립플롭(FBN-1)부터 첫번째 플립플롭(FB0)까지의 출력은 조합로직(400)으로 인가됨과 동시에 조합로직(600)에 구성된 배타적 OR 게이트 들(EB0∼ EBN-1)로 인가되고, 조합로직(400)은 레지스터(200)의 N번째 플립플롭(FBN-1)부터 첫번째 플립플롭(FB0)까지의 출력을 소정 방식으로 조합하여 그 결과값을 레지스터(200)의 N+1번째 플립플롭(FBN)으로 인가하여 레지스터(200)의 플립플롭 들(FB0∼FBN)이 새로운 비트를 출력할 수 있게 한다.The outputs from the Nth flip-flop FB N-1 to the first flip-flop FB 0 of the register 200 are applied to the combinational logic 400 and at the same time, the exclusive OR gates EB 0 configured in the combinational logic 600. To EB N-1 ), and the combinational logic 400 combines the outputs from the Nth flip-flop FB N-1 to the first flip-flop FB 0 of the register 200 in a predetermined manner. the (N + 1) th flip-flop of register 200 the value (N FB) applied to the flip-flop of register 200 (0 ~FB N FB) such that it outputs a new bit.
레지스터(200)의 플립플롭(FB0∼FBN)과 조합로직(400)에 의하면, 플립플롭(FB0∼FBN)의 개수에 의해 2N+1주기를 갖고, 이는 상기 레지스터(100)의 플립플롭(FA0∼FAN-1)과 조합로직(500)에 의한 주기가 2N-1개임을 고려할 때, 조합로직(600)으로 인가되는 코드데이터는 (2N-1)×2N+1의 주기를 갖는다.According to the flip-flop (FB 0 ~FB N) combination logic 400 of the register 200, the flip-flop (FB 0 ~FB N) has a 2 N + 1 cycle by the number, which is the register 100 of the Considering that the flip-flops FA 0 to FA N-1 of P and the combination logic 500 have 2 N -1 cycles, the code data applied to the combination logic 600 is (2 N -1) x 2 Has a period of N + 1 .
이어, 조합로직(600)의 배타적 OR 게이트 들(EB0∼ EBN-1)은 카운터(300)의 출력값과 레지스터(200)의 N번째 플립플롭(FBN-1)부터 첫번째 플립플롭(FB0)까지의 출력값을 비교하여 그 결과값(D0∼ DN-1)을 출력하는데, 조합로직(600)과 카운터(300)에 의하면, 카운터의 비트수 N에 대해 2N개의 경우의 수를 갖기 때문에, 상기 조합로직(600)에 의해 출력되는 결과값은 레지스터(100)에 의한 경우의 수와 레지스터(200)의 경우의 수를 감안할 때, (2N-1)×2N+1×2N만큼의 주기를 갖게 된다.Subsequently, the exclusive OR gates EB 0 to EB N-1 of the combinational logic 600 have the output value of the counter 300 and the first flip-flop FB from the Nth flip-flop FB N-1 of the register 200. The output values up to 0 ) are compared and the result values (D 0 to D N-1 ) are output. According to the combinational logic 600 and the counter 300, the number of cases of 2 N with respect to the number of bits N of the counter Therefore, the result value output by the combinational logic 600 is (2 N -1) x 2 N + 1 , considering the number of cases in the case of the register 100 and the number of cases in the register 200. It has a period of x 2 N.
결론적으로 본 발명에 따른 임의 숫자 발생기는, 레지스터(100)에 의한 주기와 레지스터(200)에 의한 주기와 카운터(300)에 의한 주기의 곱((2N-1)×2N+1×2N)에 해당하는 주기를 갖는다.In conclusion, the random number generator according to the present invention is the product of the period by the register 100, the period by the register 200 and the period by the counter 300 ((2 N -1) × 2 N + 1 × 2 N ) has a period corresponding to.
이러한 임의 숫자 발생기는, 임의 숫자의 비트 수에 상관없이 확장해서 사용할 수 있고 임의성을 좋게 하기 위해 아날로그 블록과 조합하여 사용할 수도 있다.Such a random number generator can be used regardless of the number of bits of the random number, or can be used in combination with an analog block to improve randomness.
이상 설명한 바와 같은 본 발명에 의하면, 임의 숫자의 발생 주기가 길어지면서도 임의성을 유지하도록 하여 인증 시스템에서 적용시 인증정보의 보안성을 개선할 수 있다는 효과가 있다.According to the present invention as described above, there is an effect that it is possible to improve the security of the authentication information when applied in the authentication system by maintaining the randomness while the generation period of any number is long.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.On the other hand, the present invention is not limited to the above-described embodiment, but can be modified and modified within the scope not departing from the gist of the present invention, such modifications and changes should be regarded as belonging to the following claims. will be.
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