JPS6349906A - Position detecting circuit for injection molding machine - Google Patents
Position detecting circuit for injection molding machineInfo
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- JPS6349906A JPS6349906A JP19278686A JP19278686A JPS6349906A JP S6349906 A JPS6349906 A JP S6349906A JP 19278686 A JP19278686 A JP 19278686A JP 19278686 A JP19278686 A JP 19278686A JP S6349906 A JPS6349906 A JP S6349906A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は射出成形機の可動側部分の位置を検出する位
置検出回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a position detection circuit for detecting the position of a movable side portion of an injection molding machine.
(従来技術)
射出成形機においては、温度管理と共に、固定側金型に
対する可動部分の位置管理が重要な制御パラメータとな
っており、種々の位置検出手段が提供されている。(Prior Art) In an injection molding machine, in addition to temperature control, position control of a movable part with respect to a stationary mold is an important control parameter, and various position detection means are provided.
(この発明が解決すべき問題点)
こうした位置検出手段の中でも、コストの点から可動側
部分に転接してアップ/ダウンの力・ラントパルスを出
力するインクリメンタルエンコーダと可動側部分の計測
原点位置に設けられてクリアパルスを出力するリミット
スイッチ等をアップダウンカウンタに連結して位置検出
を行なう回路が多用されている。(Problems to be Solved by the Invention) Among these position detection means, from the point of view of cost, there is an incremental encoder that makes contact with the movable side part and outputs up/down forces and runt pulses, and an incremental encoder that outputs up/down forces and runt pulses. A circuit is often used in which a limit switch or the like that is provided and outputs a clear pulse is connected to an up/down counter to perform position detection.
しかしながら、リミットスイッチ等の機械的検出接点を
原点位置検出に用いると、取付は精度及び機構的な問題
からクリアパルスのパルス幅が長くなってしまい、第2
図(b)に示した様に通常のマスク・スレーブ方式では
カウントしない時間が長くなり、そのパルスが入力され
ている区間の出力値は常に零でありカウントしなかった
。このため、位置検出回路の出力値がリセットパルスの
長さ分の誤差を持っていた。However, when a mechanical detection contact such as a limit switch is used to detect the origin position, the pulse width of the clear pulse becomes long due to installation accuracy and mechanical problems.
As shown in Figure (b), in the normal mask/slave method, the time during which no counting is performed is long, and the output value in the section where the pulse is input is always zero and no counting is performed. Therefore, the output value of the position detection circuit had an error equal to the length of the reset pulse.
そこで、この発明は前記の様な従来型位置検出回路の不
都合な点を解決して計測原点でのリセットに伴う誤差を
なくし、位置検出の精度を上げ得る射出成形機の位置検
出回路を提供する− ことを目的とする。Therefore, the present invention provides a position detection circuit for an injection molding machine that can solve the disadvantages of the conventional position detection circuit as described above, eliminate errors associated with resetting at the measurement origin, and improve the accuracy of position detection. − The purpose is to
(発明の構成)
この発明による竺出成形機0位置検出回路は・4−テ々
ルスジェネレー夕からのカウントパルスとマスタークロ
ックとを入力し、1マスタークロック幅に整形されたカ
ウントパルスを出方する同期整形回路と、
パルスジェネレータからのカウントパルスと、マスター
クロックと、さらに外部設定されるアップ/ダウン選択
信号を入力し、前記リセットパルスがLO%4になった
直後の第1発註のアップ “/ダウン カウントパルス
の何れで作動するがのりセット条件信号を出力するリセ
ット条件検出回路と、リセット条件検出、回路のリセッ
ト条件信号とマスタークロックを入力してマスタークロ
ックに同期したカウンタのクリアパルスを生成するクリ
アパルス生成回路と、同期整形回路のカウントパルスを
入力してアップ/ダウンカウントすると共に、前記クリ
アパルス生成回路から出力されるクリアパルスでカウン
ト値をクリアするアップダウンカウンタとを備え、クリ
アパルスがLOW (又は旧GH)で、かつパルスジ
ェネレータの最初のパ□ルスを゛抽出し、そのパルスで
カラン“りをクリ了す1点に特徴がある。(Structure of the Invention) The 0 position detection circuit for the forming machine according to the present invention inputs the count pulse and master clock from the 4-tessellation generator and outputs the count pulse shaped into the width of 1 master clock. The count pulse from the pulse generator, the master clock, and an externally set up/down selection signal are input to the synchronous shaping circuit to perform the up/down of the first note immediately after the reset pulse reaches LO%4. “/down” A reset condition detection circuit that outputs a set condition signal and a reset condition detection circuit that operates with either count pulse and a reset condition detection circuit that inputs the circuit reset condition signal and master clock to generate a counter clear pulse synchronized with the master clock. A clear pulse generation circuit that generates a clear pulse, and an up/down counter that inputs a count pulse of a synchronous shaping circuit to count up/down, and clears the count value with a clear pulse output from the clear pulse generation circuit. One feature is that the pulse is LOW (or old GH) and the first pulse of the pulse generator is extracted, and that pulse is used to complete the click.
(実 施 例゛)
以下、図示するこの発明め実施例により説明する。第1
図にこの発明による位置検出回路実施例の回路ブロック
図を示した。゛ ″この検出回路は、同期整形・回
路A、リセット条件検出回路B、クリアパルス生成回路
C1及びアップダウンカウンタIC?で構成される。こ
の検出回路への入カデーダとしては、射出整形機の可動
側部分に接触するインクリメンタルエンコーダ(図示せ
ず。)からのカウントアツプパルス又はカウントダウン
パルス、及び計測原点に設けられたリミットスイッチ(
図示せず。(Embodiment) The present invention will be explained below using the illustrated embodiment. 1st
The figure shows a circuit block diagram of an embodiment of the position detection circuit according to the present invention. ``This detection circuit is composed of a synchronous shaping circuit A, a reset condition detection circuit B, a clear pulse generation circuit C1, and an up/down counter IC. A count-up or count-down pulse from an incremental encoder (not shown) that contacts the side part, and a limit switch (not shown) provided at the measurement origin.
Not shown.
)からのカウンタリセットパルスが入力される。) is input.
また、検出回路には回路全体を作動させるマスタークロ
7りと、これをリセットするマスクリセット、カウント
パルスのアップ/ダウン カウントパルスの何れかでリ
セットするのかを選択するアップダウン選択、及びリセ
ットイネーブルの各パルスが設定又は生成可能となって
いる。 、ここ
で、同期整形回路Aはカウントアツプパルスが入力され
るDフリップICI、2及びNANO■C6とで構成さ
れ、各々のラインでカウントアツプパルス又はカウント
ダウンパルスはマスタークロックにより、1マスターク
ロック幅の整形されたカウントパルスとなりアップダウ
ンカウンタIC7のυPよびDOWNfi子に入力され
る。In addition, the detection circuit has a master clock 7 that operates the entire circuit, a mask reset that resets it, an up/down selection that selects whether to reset with the up/down count pulse, and a reset enable. Each pulse can be set or generated. Here, the synchronous shaping circuit A is composed of a D-flip ICI, 2, and a NANO C6, into which the count-up pulse is input, and the count-up pulse or count-down pulse in each line is generated by the master clock with a width of one master clock. It becomes a shaped count pulse and is input to the υP and DOWNfi terminals of the up/down counter IC7.
リセット条件検出回路Bはカウントダウン用(7)NO
RIC9、インバータICl0. D7リツプIC8と
、カウントアツプ用のインバータ1c14. N0RI
C12,47ハー 11C13,D 7 ’) ツブI
CII(7) 2 つの系で構成され、双方の出力はN
ORICl3を通じて次段に出力される。このリセット
条件検出回路Bでは、アップ/ダウン選択信号によりア
ップ/ダウン カウントパルスが選ばれ、その選ばれた
(言号とカウンタリセットパルス
ク演算が行われる。すなわちカウンタセットパルスが入
力されている時にはDフリップIC8もしくはICII
のクリアが解除され、その時に入力されたアップもしく
はダウンパルスをDフリップIC8もしくはICIIに
ラッチする。Reset condition detection circuit B is for countdown (7) NO
RIC9, inverter ICl0. D7 lip IC8 and count-up inverter 1c14. N0RI
C12, 47 Her 11C13, D 7') Tube I
CII (7) Consists of two systems, both outputs are N
It is output to the next stage through ORICl3. In this reset condition detection circuit B, an up/down count pulse is selected by the up/down selection signal, and the selected word and counter reset pulse calculation are performed. In other words, when the counter set pulse is input, D flip IC8 or ICII
is cleared, and the up or down pulse input at that time is latched into the D-flip IC8 or ICII.
クリアパルス生成回路Cは、JKフリップT C 16
。Clear pulse generation circuit C is JK flip T C 16
.
DフリップIC17, IC1B, EOR IC1
9, NOR IC20。D flip IC17, IC1B, EOR IC1
9, NOR IC20.
NAND IC21で構成され、カウンタのクリアパ
ルスをマスタロックに同期した1クロツタ幅のパルスに
整形する。このパルスはリセットイネ−フル信号により
カウンタのリセットが許されている場合にのみNAND
IC21を通り、アップダウンカウンタIC7のク
リア端子に入力される。この時、第2図(a)にOで示
した様にリセットパルスがLOWになった直後のカウン
トパルスの第1発註のアップ/ダウン カウントパルス
の内の何れか選択された部分でリセットがかかり、その
後に続くパルスでは、たとえリセットパルスがLOWレ
ベルであっても計数することになる。It is composed of NAND IC21 and shapes the counter clear pulse into a one-crotter width pulse synchronized with the master lock. This pulse is NANDed only if the reset enable signal allows the counter to be reset.
It passes through IC21 and is input to the clear terminal of up/down counter IC7. At this time, as shown by O in Fig. 2 (a), the reset occurs at any selected part of the up/down count pulse of the first note of the count pulse immediately after the reset pulse becomes LOW. In the subsequent pulses, counting is performed even if the reset pulse is at a LOW level.
これにより、リセットパルスの幅によって生じる計数の
誤差がなくなり、インクリメンタルエンコーダの計数精
度が向上する。This eliminates counting errors caused by the width of the reset pulse, and improves the counting accuracy of the incremental encoder.
(発明の効果)
この発明による射出成形機の位置検出回路実施例は以上
の通りであり、次に述べる効果を挙げることができる。(Effects of the Invention) The embodiment of the position detection circuit for an injection molding machine according to the present invention is as described above, and can provide the following effects.
リセットパルスの幅によって生じる計数誤差がなくなり
、位置検出の精度が向上する。Counting errors caused by the width of the reset pulse are eliminated, improving the accuracy of position detection.
第1図はこの発明の実施例を示す回路ブロック図、第2
図(a)は実施例のタイミングチャート、第2図(b)
は従来例のタイミングチャートである。
A・・同期整形回路、B・・リセット条件検出回路、C
・・クリアパルス生成回路、IC7・・アップダウンカ
ウンタ。Figure 1 is a circuit block diagram showing an embodiment of the present invention, Figure 2 is a circuit block diagram showing an embodiment of the present invention.
Figure (a) is a timing chart of the embodiment, Figure 2 (b)
is a timing chart of a conventional example. A: Synchronous shaping circuit, B: Reset condition detection circuit, C
・・Clear pulse generation circuit, IC7 ・・Up/down counter.
Claims (1)
ウンのカウントパルスを出力するパルスジェネレータと
計測原点位置でリセットパルスを出力する原点位置検出
器を備えた位置検出回路であって、 前記パルスジェネレータからのカウントパルスとマスタ
ークロックとを入力し、1マスタークロック幅に整形さ
れたカウントパルスを出力する同期整形回路と、 前記パルスジェネレータからのカウントパルスと、マス
タークロックと、さらに外部設定されるアップ/ダウン
選択信号を入力し、前記リセットパルスがLOWになっ
た直後の第1発目のアップ/ダウンカウントパルスの何
れかで作動するかのリセット条件検出回路と、 リセット条件検出回路のリセット条件信号とマスターク
ロックを入力してマスタークロックに同期したカウンタ
のクリアパルスを生成するクリアパルス生成回路と、 前記同期整形回路のカウントパルスを入力してアップ/
ダウンカウントすると共に、前記クリアパルス生成回路
から出力されるクリアパルスでカウント値をクリアする
アップダウンカウンタとを備えたことを特徴とする射出
成形機の位置検出回路。[Scope of Claims] Position detection comprising a pulse generator that physically contacts the movable part of the injection molding machine and outputs up/down count pulses, and an origin position detector that outputs a reset pulse at the measurement origin position. a synchronous shaping circuit that inputs count pulses from the pulse generator and a master clock and outputs count pulses shaped to a width of one master clock; and a synchronous shaping circuit that receives count pulses from the pulse generator and a master clock; , a reset condition detection circuit which inputs an externally set up/down selection signal and determines whether to operate at either the first up/down count pulse immediately after the reset pulse becomes LOW; A clear pulse generation circuit inputs the reset condition signal of the condition detection circuit and the master clock to generate a clear pulse for the counter synchronized with the master clock;
A position detection circuit for an injection molding machine, comprising an up/down counter that counts down and clears the count value with a clear pulse output from the clear pulse generation circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19278686A JPS6349906A (en) | 1986-08-20 | 1986-08-20 | Position detecting circuit for injection molding machine |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19278686A JPS6349906A (en) | 1986-08-20 | 1986-08-20 | Position detecting circuit for injection molding machine |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6349906A true JPS6349906A (en) | 1988-03-02 |
Family
ID=16296972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19278686A Pending JPS6349906A (en) | 1986-08-20 | 1986-08-20 | Position detecting circuit for injection molding machine |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6349906A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7577863B2 (en) * | 2004-06-15 | 2009-08-18 | Tatung Co., Ltd. | Addressing type frequency counter circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60120403A (en) * | 1983-12-01 | 1985-06-27 | Fujitsu Ltd | Detection for origin |
-
1986
- 1986-08-20 JP JP19278686A patent/JPS6349906A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60120403A (en) * | 1983-12-01 | 1985-06-27 | Fujitsu Ltd | Detection for origin |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7577863B2 (en) * | 2004-06-15 | 2009-08-18 | Tatung Co., Ltd. | Addressing type frequency counter circuit |
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