JPS6349000A - 回線交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、クロスポイント交換マトリックスを介して
高速−高帯域幅交換を行なう方法および装置に関するも
のである。さらに詳細には、この発明は、交換マトリッ
クスの各クロスポイントに対してシフト・レジスタを使
用する。スイッチの状況を示すビットはレジスタのスロ
ット位置にある。これらのビットは、クロスポイント交
換マトリックスの状況を変更するためシフトされる。

Ｂ５従来技術 クロスポイント交換マトリックスを介して統合音声デー
タ交換を提供するため、種々の方式が使用されてきた。

しかし、それらの方式には、欠点のないものはない。

米国特許第４４４５２１３号および第４２５１８８０号
では、単一リンクにおける伝送がスロットに分割され、
そこに音声およびデータがインターリーブされる。特定
のアプリケーションに適合するようにこれらのスロット
を管理する際に、種々のプロトコルが使用される。たと
えば、ＰＣＭ方式を用いた音声サンプリングでは、サン
プリング周期は１２５μ秒である。上記「タイム・スロ
ット」システムは、１２５μ秒のフレーム遅延を生じる
。

クロスポイント交換マトリックスを介して交換を行なう
もう１つの方式が、ムカエマチ（Ｍｕｋａｅｍａｃｈｉ
　）等の米国特許第４０６８２１５号に記載されている
。

この特許は、各クロスポイントに関連するラッチを有す
るクロスポイント交換マトリックスを開示している。次
に、種々のクロスポイントの状況を制御するため、信号
がそれぞれのラッチに印加される。次に、−度に１つの
クロスポイントに対して書込み／読取り動作が順次実行
され、その結果かなりの交換遅延を生じる。

Ｊ、Ａ、ブリーフケス（Ｇｒｅｅｆｋｅｓ　）　０）米
国特許第４０９７６９３号およびＨ，イシカワ（Ｉｓｈ
ｉｋａｗａ）等の米国特許第４３８００６４号は、循環
記憶装置を有するクロスバ−交換マトリックスを開示し
ている。特定のタイム・スロットにおける種々のクロス
ポイントの状況を制御するため、特定のクロスポイント
を表わすアドレスが循環記憶装置の特定の位置に記憶さ
れる。しかし、アドレス情報を記憶装置およびデコーダ
に転送する必要があるため、スロットがかなり大きくな
る。１゛ＤＭスイッチの技術的現状では、スロットは通
常８ビット以上の長さである。スロット・サイズがこの
ように大きいと、かなりの交換遅延が生じる。

１つのスロットに複数のビットを記憶することに関連す
るもう１つの問題点は、１データ・ユニット当りのビッ
ト数が１つのスロット内のビット数の整数倍にはならな
いデータ・ユニットで伝送されるデータまたは音声に対
する帯域幅の使用が、非効率的なことである。たとえば
、各スロットが８ビツトを含み、伝送されるデータが１
データ。

ユニット当り９ビツトを有するものと仮定する。

（伝送される実際のデータ分８ビットと１つのエラー・
ビット）。この場合、９ビツトに対して２つのスロット
が必要となる。したがって、帯域幅の使用可能な１６ビ
ツトのうち９個だけが使用されることになる。また、所
与の伝送チャネルは、チャネル帯域幅の要件を満たすた
め１個または整数個のスロットを使用しなければならな
い。各スロットに複数のビットがある場合、その所与の
伝送チャネルはいくつかのスロット内のビットの一部分
のみを使用し、帯域幅の非効率的な利用をもたらすこと
になる。

Ｍ、Ｊ、ｖ−カス（Ｍａｒｃｕｓ）の米国特許第３５７
３３８１号は、マトリックス内の各クロスポイントに記
憶装置が設けられているクロスポイント交換マトリック
スを開示している。記憶装置を使って１フレームの情報
が緩衝され、そのフレーム内でスロットが再配列される
。次のフレームで、再配列された情報が出力部にダンプ
される。この緩衝技法は完全に１フレ一ム分の交換遅延
を生じる。

したがって、種々の速度を有する音声およびデータをク
ロスポイント交換マトリックスを介して交換する手法の
改善、特に交換遅延の低減および既存の帯域幅の利用度
の増大という点での改善が必要である。

Ｃ１発明が解決しようとする問題点 この発明は、前記の必要性を満たす手法を提供する。さ
らに詳細には、交換遅延が最小値にまで低減され、交換
帯域幅の非効率的利用を伴わずに種々の速度のデータが
統合できる。

Ｄ１問題点を解決するための手段 したがって、この発明は、各クロスポイントまたは一群
のクロスポイントに関連する循環記憶装置を備えた、複
数のクロスポイントから成るビット・スイッチに関する
ものである。各記憶装置は、複数のビットを記憶するた
め使用される。各ビットは、そのビットが記憶される当
該のスロット位置に対応する特定のタイム・スロット内
の関連するクロスポイントの状況を規定する。または、
ビットの組合せが、それらのビットが記憶される当該の
スロット位置に対応する特定のタイム・スロット内にお
ける一群のクロスポイントの状況を規定する。この発明
はまた、各記憶装置中のビットを他の各記憶装置中のビ
ットのシフトと同時にシフトするための手段を含む。特
定のタイム・スロット中に各記憶装置の指定された位置
にシフトされるビットが、その特定のタイム・スロット
中にその関連するクロスポイントの状況を規定するため
に使用される。クロスポイントの「状況」とは、そのク
ロスポイントが開いているか、または閉じているかを示
す。本発明には、各クロスポイントと関連する各記憶装
置にビットをロードする手段も含まれている。

最も重要なことは、この発明では、クロスポイントの状
況が一度に１タイム・スロット変更でき、１タイム・ス
ロット当り１ビツトのみが各クロスポイントを介して伝
送されることである。

Ｅ、実施例 第１図には、この発明で使用されるビット・スイッチの
全体的概略図が示されている。第１図には、ビット交換
アレイまたはビット交換マトリックス１０およびスイッ
チ制御回路１２が示されている。入力マルチプレクサ３
０１ないし３６４は、入力線１０１ないし１６４を介し
てビット交換アレイ１０に接続され、出力デマルチプレ
クサ４０１ないし４６４は、出力線２０１ないし２６４
を介して同じビット交換アレイ１０に接続されている。

ビット交換アレイ１０は、それぞれ入力線１０１ないし
１６４に接続された水平線１０１Ｈないし１６４日を有
する。ビット交換アレイはまた、それぞれ出力線２０１
ないし２６４に接続された垂直線２０１■ないし２６４
■を有する。水平線と垂直線の交点には、特定の水平線
を特定の垂直線に接続するおよび切断する働きをするク
ロスポイントがある。この実施例では、３０１等の各マ
ルチプレクサは、８個の４　Ｍ　ｂ　ｌ）　Ｓ信号を多
重化して、当該の入力ｕＩを介して伝送される１個の３
２Ｍｂｐｓ信号にするために使用されるが、その他にも
多くのビット速度が可能である。各クロスポイントごと
に、クロスポイントの状況、すなわち、クロスポイント
の開閉を制御するシフト・レジスタがある。（第２図の
２０参照。）この実施例の交換マトリックス１０は、６
４Ｘ６４の２辺スイッチであるので、マトリックスは４
０９６個のクロスポイントと同数のシフト・レジスタを
有する。シフト・レジスタと、シフト・レジスタのロー
ディングを制御する手段は第１図には示されていないが
、第２図および第３図に示されている。

スイッチ制御回路１２はシフト・レジスタ２０内でのビ
ットの記憶およびシフトを制御するため使用され、シフ
ト・レジスタ２０はクロスポイント２５の開閉を制御す
る。特定のタイム・スロット中にアドレス（Ｘ、Ｙ）に
配置されたシフト・レジスタにビットを記憶するため、
スイッチ制御回路１２と交換マトリックス１００間のイ
ンターフェース・バス５０１，５０２，５０３および５
０４が、それぞれロード・ビット（０／１）、Ｙアドレ
ス、Ｘアドレスおよびタイム・スロットを供給する。こ
のローディング方式については、以下でさらに詳しく説
明する。特定のタイム・スロットは、制御装置１２で指
定することができる。この発明の装置では、以下で説明
するように、４Ｍｂｐｓのデータ・ストリーム３００１
ないし８Ｓ１２が、デマルチプレクサ４０１ないし４６
４にビット単位で交換される。これらのデータ・ストリ
ームは、次に多重化解除されて当該の出力線４００１な
いし４５１２に供給される。

次に第２図を参照すると、クロスポイント２５に関連す
る循環記憶装置２０、具体的にはシフト・レジスタのさ
らに詳細な概略図が示されている。

ここに図示されている特定のクロスポイントは、水平線
１０１　Ｈと垂直線２０３■の交点にあるクロスポイン
トである。便宜上１つのクロスポイント２５のみを示す
が、上述のように、この実施例の交換マトリックスには
４０９６個のクロスポイントがある。この実施例ではシ
フト・レジスタ２ｏｆ！：使って、８個のスロット位置
２０ａないし２ｏｈに８ビツトが記憶、ナされる。２０
ｂ等の各スロット位置に記憶されている各ビットは、た
とえば、２８ｃ等の特定のタイム・スロット内での関連
するスイッチ２５の状況を規定するために使用される。

２８ａないし２８ｈ等の隣接するタイム・スロットの集
合が、第２図に示す２６等の８個のタイム・スロットか
ら成るフレームを構成する。ただし、フレームにこれと
は異なる数のタイム・スロットを含めることもできるが
、そうなるとシフト・レジスタ内のスロット位置の数も
変更しなければならなくなる。スロット位置は、少なく
ともフレーム内のタイム・スロットの数に等しくなけれ
ばならない。しかし、スロット位置の数がタイム・スロ
ットの数よりもはるかに多い場合は、大きな交換遅延が
導入される。当該のシフト・レジスタ内でビットがシフ
トされるとき、特定のクロスポイントの状況が変化する
。クロスポイントの「状況」という用語は、クロスポイ
ントが開いているか、または閉じているかを指す。各レ
ジスタ内のビットは他のレジスタ内のビットと同時にシ
フトされるので、ビット交換チップのクロスポイントの
状況は互いに同時に変化する。この変化は２８０等の各
タイム・スロットごとに一度生じる。

タイム・スロット内でのクロスポイントの状況は、たと
えば、２０等のシフト・レジスタの指定されたスロット
位置２０ａに「１」があるか、それともｒＯＪがあるか
によって決まる。特定のタイム・スロット中、指定され
たスロット位置に「］」がある場合、そのレジスタに関
連するクロスポイントはその特定のタイム・スロットの
間開じる。スイッチが閉じると、たとえば、１０１　Ｈ
等の人力線から高レベル信号または低レベル信号がそれ
ぞれ高レベル信号または低レベル信号として、たとえば
、２０３ｖ等の出力線に伝送される。クロスポイントの
詳細については以下で説明する。

再び第２図を参照すると、循環記憶装置は、スロット位
置２１ａないし２１ｈとポインタ２９を備えたランダム
・アクセス記憶装置（ＲＡ〜１）２７とすることもでき
る。この場合、ビットは１つのスロット位置から別のス
ロット位置にシフトせず、１つのスロット位置（たとえ
ば、２１ａ）から別のスロット位置（たとえば、２１ｂ
）にアクセスをシフトするためにポインタが使用される
。

アクセスされている各スロット位置内のビットが読み取
られて、対応するタイム・スロット内での関連するクロ
スポイントの状況を規定する。もう１つのポインタ２４
も、各記憶装置内の各スロット位置にビットをロードす
るために使用することができる。

次に第８図を参照すると、各シフト・レジスタ２０内で
のビットのシフトは、３２Ｍｂｐｓクロック４５を用い
てビットを同じ速度（３２Ｍｂｐｓ）でシフトすること
により実現される。クロック４５は線４０を介してすべ
てのシフト・レジスタに接続され、クロック分配線４６
を介して各シフト・レジスタに接続されるので、クロッ
ク４５から発生されるクロック・パルスはすべてのシフ
ト・レジスタに同時に印加される。したがって、すべて
のシフト・レジスタは同時にシフトされ（以下参照）、
クロスポイントの状況は同時に変化する。

クロック４５におけるローディングを低減するため各線
４０上で局部増幅器４７ｔ−使用することもできる。局
部増幅器を使用するがどつがは、ローディングおよび速
度の要件によって決まる。この実施例では、はぼ３１ナ
ノ秒のクロック・サイクルがあり、各サイクルは２つの
フェーズを有する。

３１ナノ秒は３２Ｍｂｐｓクロックに対応する。

最初のフェーズ（はぼ１０ナノ秒）の間にクロスポイン
トがセットされ、はぼ２０ナノ秒の第２のフェーズの間
に、データまたは音声がクロスポイントを介して伝送さ
れる。シフト・レジスタ内でのビットのシフトに要する
時間は、クロスポイントを介するデータの伝送に要する
時間よりも少ないので、２つのフェーズの持続時間は違
っていてもよい。シフト・レジスタ内でのビットのシフ
トというのは、最初のビット以外のすべてのビットが右
に１位置だけシフトされることを意味する。

たとえば、スロット位置２Ｏｂ内のビット（「０」また
は「１」のいずれか）はスロット位置２０ａへと１スロ
ット位置だけ右にシフトされ、スロツ上位置２Ｏｃ内の
ビットはスロット位置２０ｂにシフトされ、以下同様で
ある。しかし、スロット位置２０ａにあったビットは、
スロット位置２０ｈにシフトされる。特定のタイム・ス
ロット中に関連するクロスポイントの状況を制御するの
は、この実施例での指定スロット位置である、このスロ
ット位置２０ａにあるビットである。各クロック・パル
スでビットがすべて１スロット位置だけ左にシフトされ
る場合も、シフト・レジスタ２０はまったく同様に働く
はずである。指定スロット位置は、たとえば、２０ｃ等
の任意のスロット位置に対応するように規定することも
できる。

ビットをシフトするためのクロック・パルスは、人力線
を介して伝送される信号のビット速度と同じ３２Ｍｂｐ
ｓの速度で発生するので、各ビットがクロスポイントを
介して伝送された後、クロスポイントの状況が変わるこ
とができる。したがって、この好ましい実施例では、ス
ロットは１ビツトのみを含む。しかし、各スロット内に
複数ビットを設け、もつと遅いクロック速度にすること
も可能である。ただし、その場合は、遅延がより長くな
り、また帯域幅の利用効率がより低くなるはずである。

たとえば、この実施例では、シフト・レジスタに対する
クロック速度が１６Ｍｂｐｓでめった場合、３２〜ｆｂ
ｐｓのデータ伝送速度に対して、１スロット当り２ビツ
トが必要となるはずである。

次に第４図を参照すると、各循環記憶装置２０にビット
をロードする手段の概略図が示されている。さらに詳細
には、この実施例でロードされる記憶装置は、上記のシ
フト・レジスタ２０である。

Ｘアドレス・デコーダ３１とＸアドレス・デコーダ３２
の組合せが、特定のクロスポイントと、ロードすべき関
連するシフト・レジスタとを探し出す。

Ｘアドレス・デコーダは、ロードすべきレジスタが配置
されているクロスポイントの垂直線を探し出し、Ｘアド
レス・デコーダは水平線を探し出す。

次にアドレス・デコーダ３１および３２を使って、ロー
ドＬＡ３８および３９を介してロードされる特定のレジ
スタと関連する特定のＡＮＤゲートに「１」が印加され
る。Ｘアドレス・デコーダおよびＸアドレス・デコーダ
からは他のロード線も出ている。Ｘアドレス・デコーダ
からは、１０１Ｈ等の交換マトリックスの各水平線ごと
に１本のロード線が出ている。また、Ｘアドレス・デコ
ーダからは、２０３Ｖ等の交換マトリックスの各垂直線
ごとに１本のロード線が出ている。便宜上、各デコーダ
から出る線は１本だけ示されている。スロット状況カウ
ンタ３５は、特定のフレーム内のスロットをカウントす
るためだけに使用される。この実施例では、スロット状
況カウンタ３５は、３２Ｍｂｐｓの速度でＯから７まで
カウントするカウンタにすぎない。したがって、実際に
は、スロット状況カウンタは、あるスロット位置から別
のスロット位置へのレジスタ内のビットの移動を追跡す
る。

なぜならば、これらのビットは同じ３２Ｍｂｐｓの速度
でシフトされるからである。一方、スロットＩＤカウン
タ８４は、レジスタ内の特定スロット位置がロードされ
る特定のタイム・スロットを識別する。スロットＩＤカ
ウンタおよびスロット状況カウンタの出力は、次に比較
機構３６に印加される。スロット状況カウンタの出力は
スロット状況カウンタのカウントであり、スロットＩＤ
カウンタの出力は、そのカウンタに記憶された特定のタ
イム・スロットである。スロット状況カウンタのカウン
トが、スロットＩＤカウンタに記憶されたスロットの番
号に等しいときは、比較機構の出力３３は「１」である
。この出力が次にＡＮＤゲート３７に印加される。各レ
ジスタにそれぞれ１つのＡＮＤゲートが付随している。

ロードすべき特定のレジスタに関連するＡＮＤゲートに
「１」が現われると、スロットＩＤカウンタ３４中で識
別されるタイム・スロット内で特定のレジスタがロード
できるようになる。ロードされる特定のレジスタの記憶
装置については上述した。

再び第４図を参照すると、ＡＮＤゲート３７の出力端に
「１」が現われると、ロード制御回路１１は、Ｃ２に高
レベル信号を供給し、Ｃ１に低レベル信号を供給する。

Ｃ１およびＣ２がそれぞれ低レベルおよび高レベルのと
き、レジスタ制御装置１３は、レジスタ２０がスイッチ
制御回路１２からの線５０１からロードできるようにす
る。ＡＮＤゲート３７の出力端に「０」が現われると、
ロード制御装置は、Ｃ１に高レベル信号を供給し、Ｃ２
に低レベル信号を供給する。Ｃ１が高レベルで、Ｃ２が
低レベルのとき、レジスタ制御装置１３は、レジスタ２
０内のビットが循環方式でシフトできるようにする。レ
ジスタ制御装置１３は実質的には、シフト・レジスタ内
のビットが循環するのか、それともその中にロードされ
るのかを決定する読み書きセレクタである。装置１１お
よび１３は共に、当該技術の当業者には周知である。

再び第４図を参照すると、クロスポイント２５が閉じて
いるとき、出力線は接地されるか、またはＶ等の電圧に
電気的に接続される。■の電圧に「電気的に接続される
」とは、出力線が■の電圧に「置かれる」、すなわち、
■の電圧が出力線上に「現われる」ことを意味する。た
とえば、レジスタ２０のスロット位置２０（ａ）に「１
」（高レベル信号）があるものと仮定する。この「１」
はこのときクロスポイントを閉じる。そうでない場合、
クロスポイントは開いている。この「１」はＡＮＤゲー
ト７２および７４のそれぞれの一方の入力端に印加され
る。クロスポイントの線１０１Ｈから「１」が伝送され
る場合、ｎ型電界効果トランジスタ７６の入力端に「０
」が現われ、このときトランジスタ７６は閉じて、クロ
スポイントの出力線２０３■を電圧子■に接続する。２
０３■に■が印加されることは、高レベル信号が伝送さ
れていることを意味する。「０」（低レベル信号）が入
力線から伝送される場合は、ＡＮＤゲート７４の出力端
に「１」が現われて、ｎ型電界効果トランジスタ７８を
閉じ、それによって出力線２０３■を接地する。出力線
２０３■が接地されることは、低レベル信号が伝送され
ていることを意味する。ｐ型およびｎ型シリコン・トラ
ンジスタ等の他の種類のトランジスタを使用することも
できる。

再び第４図を参照すると、トランジスタ７６および７８
は、ソースが互いに接続され、かつ２０３■等の出力線
に接続された、１対の電界効果トランジスタである。一
方のトランジスタ７６は、そのドレインが電圧■の電圧
電源に接続され、もう一方のトランジスタ７８はそのド
レインが接地されている。人力線１０１Ｈに高レベル信
号が現われた結果としてトランジスタ７８が閉じると、
電圧■が出力線２０３■上に現われる。入力線１０１Ｈ
に低レベル信号が現われた結果としてトランジスタ７８
が閉じると、出力線２０３■上に接地電圧が現われる。

トランジスタ７６のドレインは、より一般的には、適当
な電圧電源により、たとえば、■１に設定し、トランジ
スタ７８のドレインは■２に設定することができる。し
たがって、トランジスタ７６が閉じると、対応する出力
線上に■、が生じる。

出力線上に■１が「現われる」と、その出力線は電圧■
１に「設定」される。一方、トランジスタ７８が閉じる
と、対応する出力線上に■２が現われる。電圧■、■１
、■２の値の範囲は、使用するトランジスタによって決
まり、トランジスタの製造者から供給される情報から容
易に得られる。しかし、接地電圧を少なくともドレイン
電圧の１つとすることが好ましい。

ｐ型トランジスタをｎ型トランジスタで置き換え、一方
、ｎ型トランジスタをｐ型トランジスタで置き換えるこ
とも可能である。その場合、適当なバイアス電圧および
インバータを使用しなければならなくなる。

次に第５図を参照すると、第１図のマルチプレクサ３０
１ないし３６４のうちの１つのさらに詳細な概略図が示
されている。４Ｍｂｐｓデータ・ストリーム、たとえば
、３００１ないし３００８が、それぞれ大力バッファの
バッファ位置５１ａないし５１ｈに印加される。各バッ
ファ位置は、他のバッファ位置への記憶と平行して、は
ぼ２５０ナノ秒ごとに当該のデータ・ストリームからの
１ビツトを記憶する。すなわち、はぼ２５０ナノ秒ごと
に８ビツトが大力バッファに記憶される。

３２Ｍｂｐｓ線上でのビット列の順序を指定するマルチ
プレクサ制御装置５４からの信号が、次にＡＮＤゲート
５２（ａ）ないし５２（ｈ）に直列に印加され、その結
果、人力バッファ５１に記憶されたビットから３２Ｍｂ
ｐｓ信号がＯＲゲート５３の出力端で発生する。次に、
この３２Ｍｂｐｓ信号は対応する閉成りロスポイントを
通過し、上記のクロック・サイクルの第２のフェーズの
間に１ビツトがこのクロスポイントを介して送られる。

交換チップまたは交換マトリックスには、電力損失が少
なく密度が高いという理由で０ＭＯ８技術が使われてい
た。単一チップ上に、多数のボート（入出力線）を設け
ることは費用効果が高い。

６４Ｘ６４交換チツプは約２００本の入出力ビンを有す
る。入出力線用の１２８本に加えて、電源、接地および
制御用のビンである。２００本の人出力ビンは、特別設
計を伴わない８ｍｍＸ８ｍｍＸ厚さ２ミクロンのＣＭＯ
Ｓチップにとって、はぼ限界である。上記の交換チップ
はほぼ３２にビットをシフト・レジスタに記憶すること
ができる。

したがって、（６４）２個のクロスポイントの場合、各
クロスポイントにあるレジスタに、８ビツトが記憶され
る。上記のルジスタ当り８ビツトの値は、１ユニツトと
して交換される４　Ｍ　ｂ　ｐ　ｓストリームの場合に
使用される。しかし、個々の音声チャネルによって交換
されるＰＣＭ音声チャネルから構成される４Ｍｂｐｓス
トリームの場合は、ルジスタ当り５１２ビツトが使用さ
れるはずである。しかし、そうすると記憶限界のために
、１チップ当りのクロスポイントの数は約６４本、また
は、１６本の人出力線に制限されることになる。

Ｆ１発明の詳細 な説明したようにこの発明によれば、１ビツト分のデー
タ伝送ごとに循環メモリをシフトさせてクロスポイント
の試況を制御できるので効率よく多種の時分割多重デー
タを交換することができる。

【図面の簡単な説明】

第１図は、この発明で使用される装置（ビット・スイッ
チ）全体の概略図である。 第２図は、クロスポイント・スイッチおよびそれに関連
する循環記憶装置の概略図である。 第３図は、各循環記憶装置にビットをロードする手段の
概略図である。 第４図は、各レジスタ内でビットをシフトする手段の概
略図である。 第５図はビット・インターリーブ機構の概略図ある。 １０・・・・交換マトリックス、１２・・・・スイッチ
制御回路１２．２０・・・・シフト・レジスタ、２５・
・・・クロスポイント、３１・・・・Ｘアドレス・デコ
ーダ、３２・・・・Ｙアドレス・デコーダ、３４・・・
・スロットＩＤカウンタ、３５・・・・スロット状況カ
ウンタ、４５・・・・クロック。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション

Claims (1)

1. 【特許請求の範囲】 時分割多重されたデータの回線交換を行なう回線交換装
   置において、 複数のクロスポイントと、 これらクロスポイントごと、またはクロスポイントの組
   み合わせごとに設けられた循環メモリであって、ストア
   されている一連のビット情報の各々が時分割多重の一連
   のタイム・スロットの各々における当該クロスポイント
   またはクロスポイントの組み合わせの開閉状況を指示す
   るものと、上記循環メモリにビット情報を供給する手段
   と、上記タイム・スロットに同期して上記循環メモリの
   各々をシフトさせ、当該タイム・スロットにおける上記
   クロスポイントまたはクロスポイントの組み合わせの開
   閉を示すビット情報を上記循環メモリの各々から取り出
   せるようにするシフト手段とを有し、 さらに閉成した上記クロスポイントの１つを介して上記
   タイム・スロット１つあたり１ビット分のデータしか伝
   送されないように上記タイム・スロットの時間幅を設定
   したことを特徴とする回線交換装置。