JPS6347924A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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Publication number
JPS6347924A
JPS6347924A JP61191610A JP19161086A JPS6347924A JP S6347924 A JPS6347924 A JP S6347924A JP 61191610 A JP61191610 A JP 61191610A JP 19161086 A JP19161086 A JP 19161086A JP S6347924 A JPS6347924 A JP S6347924A
Authority
JP
Japan
Prior art keywords
photoresist
exposure
pattern
semiconductor wafer
wafer
Prior art date
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Pending
Application number
JP61191610A
Other languages
Japanese (ja)
Inventor
Tsuneaki Isozaki
磯崎 常明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61191610A priority Critical patent/JPS6347924A/en
Publication of JPS6347924A publication Critical patent/JPS6347924A/en
Pending legal-status Critical Current

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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

PURPOSE:To enable the formation of patterns of uniform dimensions, to make uniform the characteristics of semiconductor devices manufactured, and to attain an improvement in the reliability and manufacturing yield thereof, by a method wherein the quantity of exposure of a necessary pattern to a photoresist is made different in accordance with plane positions of a semiconductor wafer. CONSTITUTION:A photoresist is applied on a semiconductor wafer 1, exposed in a necessary pattern and developed to form a photoresist mask. A ground film is etched by using this mask. The exposure for the photoresist pattern in this process is varied in accordance with surface positions of the semiconductor wafer 1. For instance, a polycrystalline silicon film 3 is formed on a silicon oxide film 2 on the surface of the semiconductor wafer 1, and a positive photoresist 4 is applied on the film 3. Then, the wafer is exposed in such a manner that the time of exposure is longer toward its center than its peripheral, so that the sizes of the individual chip patterns of a developed photoresist 4 become smaller as they are positioned nearer to the center.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にフォトリソ
グラフィ技術を用いたパターニングをウェハ全面に亘っ
て均一に行うことのできる製造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a semiconductor device in which patterning using photolithography can be uniformly performed over the entire surface of a wafer.

C従来の技術〕 従来、半導体ウェハに半導体装置を形成する製造工程で
は、フォトレジストを用いたフォトリソグラフィ工程に
より所要のパターニングを行うことが多い。通常、この
フォトリソグラフィ工程では、半導体ウェハの表面に形
成した多結晶シリコンや金属等の膜上にフォトレジスト
を塗布形成し、このフォトレジストに所要のパターンを
露光しかつこれを現像して所要パターン形状とする。し
かる上でこれをマスクとして多結晶シリコンや金属等の
膜にプラズマエツチング等の工程を施し、このエツチン
グによりこれらの膜を所要のパターンに形成する方法が
採られている。
C. Prior Art] Conventionally, in the manufacturing process of forming semiconductor devices on a semiconductor wafer, required patterning is often performed by a photolithography process using a photoresist. Normally, in this photolithography process, a photoresist is coated on a film of polycrystalline silicon, metal, etc. formed on the surface of a semiconductor wafer, and a desired pattern is exposed to light on the photoresist, which is then developed to form the desired pattern. Shape. Then, using this as a mask, a process such as plasma etching is performed on films of polycrystalline silicon, metal, etc., and this etching is used to form these films into a desired pattern.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のフォトリソグラフィ工程では、フォトレ
ジストへの露光に際してはウェハの全面に均一な露光量
で露光を行っているのが普通である。
In the conventional photolithography process described above, when exposing the photoresist, the entire surface of the wafer is usually exposed with a uniform exposure amount.

このため、ウェハ上に塗布されたフォトレジストに生し
ている膜厚のばらつきや、フォトレジストの現像時に生
じる現像速度のばらつき等が原因して、現像後のフォト
レジストパターンにはウェハ面位置の相違に対応した寸
法のばらつきが生じることが多い。また、ウェハの周辺
部から進行されるエツチング特性によってウェハの周辺
部のエツチングが中心部よりも進行されることになる。
For this reason, due to variations in the film thickness of the photoresist coated on the wafer and variations in the development speed that occur during the development of the photoresist, the photoresist pattern after development may vary in position on the wafer surface. Dimensional variations corresponding to the differences often occur. Further, due to the etching characteristic that starts from the periphery of the wafer, etching progresses at the periphery of the wafer more than at the center.

このため、これら膜厚、現像速度1工ツチング速度のば
らつきが原因となってエツチング形成された多結晶シリ
コンや金属等の膜のパターンにも寸法のばらつきが生し
、これにより形成される複数の千ノブパターンにおける
半導体装置の特性の不均一を招き、信頼性や製造歩留の
低下を招く等の問題が生じている。
For this reason, due to variations in film thickness, development speed, and processing speed, variations in the dimensions of polycrystalline silicon, metal, and other film patterns formed by etching occur, resulting in multiple This leads to non-uniformity in the characteristics of semiconductor devices in the 1,000-knob pattern, leading to problems such as a decrease in reliability and manufacturing yield.

例えば、第4図(a)及び(b)は上述した従来方法に
おいて半導体ウェハ1に複数個のチップパターン5の露
光を行った状態の平面図と、図の横方向に並ぶ各パター
ン寸法を比較した図であり、これからウェハの中心部の
パターン寸法はウェハ周辺部のパターン寸法よりも大き
くなり、パターン寸法にばらつきが生していることが判
る。
For example, FIGS. 4(a) and 4(b) are plan views of a state in which a plurality of chip patterns 5 are exposed on a semiconductor wafer 1 using the conventional method described above, and the dimensions of each pattern arranged in the horizontal direction of the figure are compared. From this figure, it can be seen that the pattern size at the center of the wafer is larger than the pattern size at the periphery of the wafer, causing variations in pattern size.

[問題点を解決するための手段] 本発明の半導体装置の製造方法は、フォトリソグラフィ
工程におけるパターン寸法のばらつきを解消して均一な
寸法のパターン形成を可能とし、製造する半導体装置の
特性を均一化し、かつ信頼性及び製造歩留の向上を達成
するものである。
[Means for Solving the Problems] The semiconductor device manufacturing method of the present invention eliminates variations in pattern dimensions in the photolithography process, enables pattern formation with uniform dimensions, and uniformizes the characteristics of the manufactured semiconductor device. The aim is to achieve improvements in reliability and manufacturing yield.

本発明の半導体装置の製造方法は、半導体ウェハ上に塗
布したフォトレジストに所要パターンの露光を行いかつ
これを現像処理してフォトレジストのマスクを形成し、
このマスクを用いて下地膜をエツチングするに際し、前
記フォトレジストに対する所要パターンの露光量を、前
記半導体ウェハの平面位置に対応させて相違させた構成
としている。
The method for manufacturing a semiconductor device of the present invention includes exposing a photoresist coated on a semiconductor wafer to a required pattern and developing it to form a photoresist mask;
When etching the base film using this mask, the amount of exposure of the required pattern on the photoresist is varied depending on the planar position of the semiconductor wafer.

〔実施例〕〔Example〕

次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

(実施例1) 第1図(a)は本発明の第1実施例を示す図であり、こ
こでは半導体ウェハ1にステップアンドリピート法によ
り複数個のチップパターンを露光する実施例を示してい
る。
(Example 1) FIG. 1(a) is a diagram showing a first example of the present invention, in which a plurality of chip patterns are exposed on a semiconductor wafer 1 by a step-and-repeat method. .

前記半導体ウェハ1は、ここでは第2図のように半導体
ウェハ1表面の酸化シリコン膜2上に多結晶シリコン膜
3を形成し、この上にポジ型のフォトレジスト4を塗布
形成した構成としている。
As shown in FIG. 2, the semiconductor wafer 1 has a structure in which a polycrystalline silicon film 3 is formed on a silicon oxide film 2 on the surface of the semiconductor wafer 1, and a positive photoresist 4 is applied thereon. .

そして、このフォトレジスト4に対して、図外の縮小型
投影露光装置を用いたステップアンドリピート法により
所要のチップパターン5を一つずつ順次露光を行ってい
る。
Then, the required chip patterns 5 are sequentially exposed one by one on this photoresist 4 by a step-and-repeat method using a reduction type projection exposure apparatus (not shown).

このとき、本実施例では、半導体ウェハの中心側のチッ
プパターンの露光時間を周辺側のチップパターンよりも
長くなるようにして露光を行っている。ここでは、中心
部のチップパターン5aを200m5ec、この周囲の
チップパターン5bを225m5ec、周辺のチップパ
ターン5Cを250m5ecに夫々露光時間を設定して
いる。
At this time, in this embodiment, exposure is performed such that the exposure time of the chip pattern on the center side of the semiconductor wafer is longer than that of the chip pattern on the peripheral side. Here, the exposure time is set to 200 m5 ec for the central chip pattern 5a, 225 m5 ec for the surrounding chip pattern 5b, and 250 m5 ec for the peripheral chip pattern 5C.

このように露光時間を相違させることにより、現像後の
フォトレジスト4は、フォトレジスト膜厚や現像速度等
よりも大きな要因である露光時間に大きく影響され、露
光時間の長い中央側のパターン程そのパターン寸法は小
さなものになる。したがって、このフォトレジストをマ
スクにして多結晶シリコン膜3のエツチングを行うと、
ウェハの周辺からエツチングが進行されることによるエ
ツチング速度のばらつきに関わらず、このエツチング速
度とパターン寸法の相違との間で相殺が行なわれ、結果
としてウェハの全面において均一な寸法のエツチングが
実行されることになる。
By varying the exposure time in this way, the photoresist 4 after development is greatly influenced by the exposure time, which is a larger factor than the photoresist film thickness, development speed, etc., and the pattern on the center side with a longer exposure time is more affected by the photoresist 4. The pattern size becomes small. Therefore, when etching the polycrystalline silicon film 3 using this photoresist as a mask,
Despite variations in etching speed due to etching progressing from the periphery of the wafer, this etching speed and the difference in pattern size are offset, resulting in etching with uniform dimensions over the entire surface of the wafer. That will happen.

第1図(b)は、その結果を示す図で同図(a)の横方
向に並ぶ各パターン寸法を示しており、ウェハ1の全面
に亘って略均−なパターン寸法が得られていることが判
る。
FIG. 1(b) is a diagram showing the results, showing the dimensions of each pattern arranged in the horizontal direction of FIG. I understand that.

(実施例2) 第3図は本発明の第2実施例を示す図であり、ここでは
一括露光法によりチップパターンを露光する例を示して
いる。
(Embodiment 2) FIG. 3 is a diagram showing a second embodiment of the present invention, in which an example is shown in which a chip pattern is exposed by a batch exposure method.

この露光に際しては、第3図(a)のように、半導体ウ
ェハ1にフォトマスク6を常接させ、この状態で図外の
光源光によりフォトマスク6のチップパターンを半導体
ウェハ1に一括して露光を行っている。このとき、光源
とフォトマスク6との間にフィルタ7を介装し、半導体
ウェハ1に対する露光量を平面位置に対応させて相違さ
せている。このフィルタ7は、同図(b)のように中心
側の透過率を周辺側の透過率よりも同心円状に高くなる
ような透過特性に構成しており、ここでは中心部7aの
透過率を100%、その周囲部分7bの透過率を90%
1周辺部7cの透過率を80%に夫々設定している。
During this exposure, the photomask 6 is kept in constant contact with the semiconductor wafer 1, as shown in FIG. Exposure is being performed. At this time, a filter 7 is interposed between the light source and the photomask 6, and the amount of exposure to the semiconductor wafer 1 is varied depending on the planar position. This filter 7 has a transmission characteristic such that the transmittance at the center is concentrically higher than the transmittance at the periphery as shown in FIG. 100%, and the transmittance of the surrounding portion 7b is 90%.
The transmittance of each peripheral portion 7c is set to 80%.

したがって、このフィルタ7を通して露光を行うと、同
図(C)のようにウェハ1の中心部のチップパターン5
aから周辺部のチップパターン5Cに向かって順次露光
量が低下される状態の露光が行われることになる。
Therefore, when exposure is performed through this filter 7, the chip pattern 5 at the center of the wafer 1 is exposed as shown in FIG.
Exposure is performed in a state where the amount of exposure is gradually decreased from a toward the chip pattern 5C in the peripheral area.

この結果、前記第1実施例と同様に中心部におけるフォ
トレジスト4のパターン寸法が小さくされ、したがって
これをマスクに用いたエツチングにより形成される多結
晶シリコン膜3のパターン寸法は、ウェハの全面に互っ
て略均−にされることになる。
As a result, the pattern size of the photoresist 4 at the center is reduced as in the first embodiment, and therefore the pattern size of the polycrystalline silicon film 3 formed by etching using this photoresist as a mask covers the entire surface of the wafer. They will be approximately equal to each other.

ここで、前記各実施例はポジ型フォトレジストを用いた
場合を説明したが、ネガ型フォトレジストを用いた場合
には周辺部に対して中心部の露光量を低減させるように
すればよい。また、第2実施例に用いたフィルタ7は中
心部から周辺部に亘って連続的に透過率が変化されるよ
うな構成にしてもよい。
In each of the above embodiments, a positive photoresist is used, but when a negative photoresist is used, the amount of exposure at the center may be lower than that at the periphery. Further, the filter 7 used in the second embodiment may be configured such that the transmittance is continuously changed from the center to the periphery.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、半導体ウェハの平面位置
に応じてパターンの露光量を相違させているので、現像
されるフォトレジストのパターン寸法をこれに対応して
相違させることができ、したがってこのフォトレジスト
をマスクにしたエツチング速度のばらつきに関わらず半
導体ウェハの全面に亘って略均−な寸法のパターンを形
成することができる。これにより、半導体ウェハに形成
する複数個のチップにおける特性の向上を均一化し、信
頬性の向上及び歩留の向上を達成できる。
As explained above, in the present invention, since the exposure amount of the pattern is varied depending on the planar position of the semiconductor wafer, the pattern dimensions of the developed photoresist can be correspondingly varied. A pattern with substantially uniform dimensions can be formed over the entire surface of a semiconductor wafer regardless of variations in etching speed using a photoresist as a mask. This makes it possible to uniformly improve the characteristics of a plurality of chips formed on a semiconductor wafer, thereby achieving improved reliability and yield.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の第1実施例を示し、同図(a)は露光
状態を示すウェハの平面図、同図(b)は横方向に並ぶ
各パターン寸法の特性図、第2図はウェハの断面図、第
3図は本発明の第2実施例を示し、同図(a)は露光状
態を示す模式的な断面図、同図(b)はフィルタの平面
図、同図(C)は露光状態を示すウェハの平面図、第4
図は従来方法を示し、同図(a)は露光状態のウェハ平
面図、同図(b)は横方向に並ぶ各パターン寸法の特性
図である。 1・・・半ぷ体ウェハ、2・・・酸化シリコン膜、3・
・・多結晶シリコン膜、4・・・フォトレジスト、5(
5a。 5b、5c)・・・チップパターン、6・・・フォトマ
スク、7  (7a、  7 b、  7 c) −=
フィルタ。 代理人 弁理士  鈴 木 章 失 策1図 (b) 1芥    中心・   文部 第3図 充 第4図 (b) 婢  キ、。  蝉
Fig. 1 shows a first embodiment of the present invention, Fig. 1(a) is a plan view of a wafer showing the exposure state, Fig. 1(b) is a characteristic diagram of the dimensions of each pattern arranged in the horizontal direction, and Fig. 2 is a A sectional view of a wafer, FIG. 3 shows a second embodiment of the present invention, FIG. 3(a) is a schematic sectional view showing an exposure state, and FIG. ) is a plan view of the wafer showing the exposure state;
The figure shows a conventional method, where (a) is a plan view of a wafer in an exposed state, and (b) is a characteristic diagram of the dimensions of each pattern arranged in the horizontal direction. 1... Half body wafer, 2... Silicon oxide film, 3...
... Polycrystalline silicon film, 4... Photoresist, 5 (
5a. 5b, 5c)...Chip pattern, 6...Photomask, 7 (7a, 7b, 7c) -=
filter. Agent Patent Attorney Akira Suzuki Mistakes Figure 1 (b) 1 芥 Center / Textbook Figure 3 Complete Figure 4 (b) 婢 Ki,. cicada

Claims (2)

【特許請求の範囲】[Claims] (1)少なくとも半導体ウェハ上にフォトレジストを塗
布形成する工程と、このフォトレジストに所要パターン
の露光を行いかつこれを現像処理してフォトレジストの
マスクを形成する工程と、このマスクを用いて下地膜を
エッチングする工程とを含む半導体装置の製造方法にお
いて、前記フォトレジストに対する所要パターンの露光
量を、前記半導体ウェハの平面位置に対応させて相違さ
せたことを特徴とする半導体装置の製造方法。
(1) At least a step of coating and forming a photoresist on a semiconductor wafer, a step of exposing the photoresist in a required pattern and developing it to form a photoresist mask, and a step of forming a photoresist mask using this mask. A method for manufacturing a semiconductor device including a step of etching a base film, characterized in that the amount of exposure of the required pattern on the photoresist is varied depending on the planar position of the semiconductor wafer.
(2)フォトレジストにポジ型を用い、ウェハの中心部
の露光量を周辺部よりも大きくしてなる特許請求の範囲
第1項記載の半導体装置の製造方法。
(2) The method of manufacturing a semiconductor device according to claim 1, wherein a positive type photoresist is used and the amount of exposure at the center of the wafer is larger than at the periphery.
JP61191610A 1986-08-18 1986-08-18 Manufacture of semiconductor device Pending JPS6347924A (en)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04282820A (en) * 1991-03-11 1992-10-07 Nippon Telegr & Teleph Corp <Ntt> Forming method for pattern
JPH07153654A (en) * 1993-11-26 1995-06-16 Nec Corp Production aligner
US6194312B1 (en) 1997-07-10 2001-02-27 Nec Corporation Semiconductor device and method of manufacturing the same
JPWO2005112088A1 (en) * 2004-05-14 2008-03-27 松下電器産業株式会社 Semiconductor device manufacturing method and manufacturing apparatus

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