JPS6346990B2 - - Google Patents
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Description
【発明の詳細な説明】
本発明は半導体装置、特にベース抵抗の小さい
トランジスタを実現する構造に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device, and particularly to a structure for realizing a transistor with low base resistance.
従来、トランジスタの性能を向上する為に、そ
の構成要素であるコレクタ、ベース及びエミツタ
の面積、形状、接合深さ、不純物濃度等が検討さ
れている。そして高周波用トランジスタでは、ベ
ース及びエミツタ接合は浅く、ベース幅は狭く、
各領域の面積は小さく、特にエミツタ形状は矩形
状にする等の方法がとられている。さらに、浅い
ベース接合で、かつベース幅の狭いトランジスタ
を再現性良く形成する為には、ベース領域の濃度
を下げることが有効であることが知られている。
しかしながらベース領域の濃度を下げると、ベー
ス電極から活性ベース領域までの領域、即ち不活
性ベース領域の抵抗、即ちベース抵抗が高くな
る。高周波用トランジスタ及びそれを含む集積回
路装置では、ベース抵抗が高くなることは、高速
性能を追求することに対する障害になる。 Conventionally, in order to improve the performance of a transistor, the area, shape, junction depth, impurity concentration, etc. of its constituent elements, such as a collector, base, and emitter, have been studied. In high frequency transistors, the base and emitter junctions are shallow and the base width is narrow.
The area of each region is small, and in particular, the emitter shape is rectangular. Furthermore, it is known that lowering the concentration in the base region is effective in forming a transistor with a shallow base junction and a narrow base width with good reproducibility.
However, when the concentration of the base region is lowered, the resistance of the region from the base electrode to the active base region, ie, the inactive base region, ie, the base resistance increases. In high-frequency transistors and integrated circuit devices including the same, an increase in base resistance becomes an obstacle to pursuing high-speed performance.
そこでこのベース抵抗を下げるために、新た
に、不活性ベース領域に高濃度不純物添加領域を
選択的に設けて対処している。しかしながら、上
記高濃度不純物添加領域を設ける方法では、高濃
度の為、後の熱処理等で接合の深さが深くなり接
合容量が増加することや、半導体基板への不純物
の固溶度により拡散できる濃度に上限があり、抵
抗値にある値以下には下げられないこと等の問題
が発生する。 Therefore, in order to lower this base resistance, a new high concentration impurity doped region is selectively provided in the inactive base region. However, in the above method of providing a high concentration impurity doped region, due to the high concentration, the depth of the junction becomes deeper and the junction capacitance increases due to subsequent heat treatment, and the solid solubility of the impurity in the semiconductor substrate causes diffusion. There is a problem that the concentration has an upper limit and the resistance value cannot be lowered below a certain value.
本発明の目的は、制造工程を実質的に増加する
ことなく、不純物添加領域を設けたものよりベー
ス抵抗の小さい半導体装置を実現する構造を提供
することにある。 An object of the present invention is to provide a structure for realizing a semiconductor device having a lower base resistance than a semiconductor device provided with an impurity doped region without substantially increasing the number of manufacturing steps.
即ち、本発明では、不活性ベース領域表面に金
属シリサイド層を設け、該金属シリサイド層はそ
の表面を覆う絶縁膜に設けられた開孔部を通じて
外部電極と接続している半導体装置である。即ち
金属シリサイド層は高濃度不純物添加層よりその
層抵抗値が少なくとも１桁小さくすることが可能
であるという実験結果があり、それ故、本発明に
よりベース抵抗を従来の１桁小さくすることが可
能になる。 That is, the present invention is a semiconductor device in which a metal silicide layer is provided on the surface of an inactive base region, and the metal silicide layer is connected to an external electrode through an opening provided in an insulating film covering the surface of the metal silicide layer. In other words, there is an experimental result that the layer resistance value of a metal silicide layer can be made at least one order of magnitude smaller than that of a heavily doped layer, and therefore, the present invention makes it possible to make the base resistance one order of magnitude smaller than that of the conventional layer. become.
次に本発明をよりよく理解する為に実施例を用
いて説明する。 Next, in order to better understand the present invention, the present invention will be explained using examples.
第１図は本発明の第１の実施例を示す断面図で
ある。 FIG. 1 is a sectional view showing a first embodiment of the present invention.
Ｎ型コレクタ領域１１、Ｐ型ベース領域１２、
Ｎ型エミツタ領域１３及び各領域の各部電極１
７，１７′からなるトランジスタにおいて、白金
シリサイド層１５がベース領域１２の表面に設け
られ、絶縁膜１６に設けられた開孔部上のベース
外部電極１７から、エミツタ領域１３までの抵抗
値を下げている。尚エミツタ領域表面にも本実施
例では白金シリサイド層１５′が設けられている。
この実施例では、白金シリサイド層が無い場合に
は、ベース外部電極からエミツタ領域までの抵抗
値が、約１キロオームであつたものが、白金シリ
サイド層を設けることにより、約５オーム、即ち
200分の１に下げることができる。 N-type collector region 11, P-type base region 12,
N-type emitter region 13 and each region electrode 1
7, 17', a platinum silicide layer 15 is provided on the surface of the base region 12 to reduce the resistance value from the base external electrode 17 on the opening provided in the insulating film 16 to the emitter region 13. ing. In this embodiment, a platinum silicide layer 15' is also provided on the surface of the emitter region.
In this example, in the absence of the platinum silicide layer, the resistance value from the base external electrode to the emitter region was about 1 kilohm, but by providing the platinum silicide layer, the resistance value was reduced to about 5 ohm, that is, about 5 ohms.
It can be reduced to 1/200.
第２図は本発明の第２の実施例を示す断面図で
ある。 FIG. 2 is a sectional view showing a second embodiment of the invention.
Ｎ型コレクタ領域２１、Ｐ型ベース領域２２、
Ｎ型エミツタ領域２３及び各領域の外部電極２
７，２７′、さらにエミツタ領域２３の表面とエ
ミツタの外部電極２７′との間に設けられた多結
晶シリコン薄膜２８からなるトランジスタにおい
て、白金シリサイド層２５がベース領域２２の表
面に設けられ、絶縁膜２６に設けられた開孔部上
のベース外部電極２７からエミツタ領域２３まで
の抵抗値を下げている。尚エミツタ領域の表面に
設けられた多結晶シリコン薄膜２８上にも本実施
例では白金シリサイド層２５′が設けられている。
この実施例でも白金シリサイド層を設けることに
より、白金シリサイド層が無い場合に比較して、
約200分の１にベース抵抗を下げることができる。 N-type collector region 21, P-type base region 22,
N-type emitter region 23 and external electrodes 2 of each region
7, 27', and a transistor consisting of a polycrystalline silicon thin film 28 provided between the surface of the emitter region 23 and the external electrode 27' of the emitter, a platinum silicide layer 25 is provided on the surface of the base region 22 to provide insulation. The resistance value from the base external electrode 27 on the opening provided in the membrane 26 to the emitter region 23 is lowered. In this embodiment, a platinum silicide layer 25' is also provided on the polycrystalline silicon thin film 28 provided on the surface of the emitter region.
Also in this example, by providing a platinum silicide layer, compared to the case without a platinum silicide layer,
Base resistance can be reduced to approximately 1/200.
次に、上記第１及び第２の実施例を実現する為
の製造方法について説明する。 Next, a manufacturing method for realizing the first and second embodiments described above will be explained.
第３図Ａ〜Ｇは第１の実施例を実現する為の主
なる製造工程での断面図を示している。 3A to 3G show cross-sectional views of the main manufacturing steps for realizing the first embodiment.
Ｎ型シリコン基板３１に選択的にＰ型領域３２
を設け、基板表面を酸化膜３４で覆う（第３図
Ａ）。トランジスタ完成時点では、前記Ｎ型シリ
コン基板３１はコレクタ領域に、又、Ｐ型領域３
２はベース領域になる。又、Ｐ型領域の形成方法
は熱拡散又はイオン注入によりボロンを添加する
のが適当である。 Selectively forming a P-type region 32 on an N-type silicon substrate 31
The substrate surface is covered with an oxide film 34 (FIG. 3A). At the time of completion of the transistor, the N-type silicon substrate 31 is located in the collector region, and the P-type region 3 is located in the collector region.
2 becomes the base area. Further, as a method for forming the P-type region, it is appropriate to add boron by thermal diffusion or ion implantation.
次に、ベース領域３２上の酸化膜３４にベース
領域表面に達する開孔部を設ける。続いて、該開
孔部よりリンを拡散してベース領域内にＮ型領
域、即ちエミツタ領域３３を形成する（第３図
Ｂ）。この時、リンは熱拡散の他にイオン注入に
よつてベース領域に添加することも可能である。
又、不純物としてもリンの他に砒素も使用でき
る。 Next, an opening is provided in the oxide film 34 on the base region 32 to reach the surface of the base region. Subsequently, phosphorus is diffused through the opening to form an N-type region, that is, an emitter region 33 in the base region (FIG. 3B). At this time, phosphorus can also be added to the base region by ion implantation in addition to thermal diffusion.
In addition to phosphorus, arsenic can also be used as an impurity.
次に、ベース領域３２を覆う酸化膜の大部分を
除去し、ベース領域３２の表面を露出する（第３
図Ｃ）。 Next, most of the oxide film covering the base region 32 is removed to expose the surface of the base region 32 (the third
Figure C).
続いて、酸化膜３４で覆われていないベース領
域表面及びエミツタ領域表面に白金シリサイド層
３５，３５′を形成する（第３図Ｄ）。この白金シ
リサイド層は、露出したベース領域表面及びエミ
ツタ領域表面並びに他の酸化膜上に均一に白金薄
膜を被着し、熱処理により露出したベース領域表
面及びエミツタ領域表面のみに白金シリサイド層
を形成し、その他の酸化膜上は白金のまましてお
き、その後、該白金のみを王水により除去するこ
とにより形成する。この時、被着された白金薄膜
の膜厚は0.1μｍが適当である。 Subsequently, platinum silicide layers 35 and 35' are formed on the surfaces of the base region and emitter region that are not covered with the oxide film 34 (FIG. 3D). This platinum silicide layer is formed by uniformly depositing a platinum thin film on the exposed base region surface, emitter region surface, and other oxide films, and forming a platinum silicide layer only on the exposed base region surface and emitter region surface by heat treatment. , other oxide films are left with platinum, and then only the platinum is removed with aqua regia. At this time, the appropriate thickness of the deposited platinum thin film is 0.1 μm.
次に、前記白金シリサイド層３５，３５′上及
びその他の酸化膜上に均一に気相成長法により酸
化膜３６を被着させる（第３図Ｅ）。この時の気
相成長法による酸化膜の膜厚0.5μｍが適当であ
り、又、表面安定化の為にリンを含んだ酸化膜に
することもできる。 Next, an oxide film 36 is uniformly deposited on the platinum silicide layers 35, 35' and other oxide films by vapor phase growth (FIG. 3E). At this time, a film thickness of 0.5 μm for the oxide film formed by the vapor phase growth method is appropriate, and an oxide film containing phosphorus can also be used for surface stabilization.
次に、前記気相成長法による酸化膜３６に選択
的に開孔部を設ける（第３図Ｆ）。該開孔部はそ
れぞれベース領域表面及びエミツタ領域表面の白
金シリサイド層３５，３５′に達していることが
必要である。 Next, openings are selectively formed in the oxide film 36 formed by the vapor phase growth method (FIG. 3F). It is necessary that the openings reach the platinum silicide layers 35 and 35' on the surface of the base region and the surface of the emitter region, respectively.
次に、該開孔部を覆うアルミニウムの配線を選
択的に形成し、各領域の外部電極３７，３７′と
する（第３図Ｇ）。 Next, aluminum wiring is selectively formed to cover the openings to form external electrodes 37, 37' in each region (FIG. 3G).
以上の工程によりトランジスタを完成する。 The transistor is completed through the above steps.
第４図Ａ〜Ｇは第２の実施例を実現する為の主
なる製造工程での断面図を示している。 FIGS. 4A to 4G show cross-sectional views of the main manufacturing steps for realizing the second embodiment.
Ｎ型シリコン基板４１に選択的にＰ型領域４２
を設け、基板を酸化膜４４で覆う（第４図Ａ）。
トランジスタ完成時点では、前記Ｎ型シリコン基
板４１はコレクタ領域に、又、Ｐ型領域４２はベ
ース領域になる。又、Ｐ型領域の形成方法は熱拡
散又はイオン注入によりボロンを添加するのが適
当である。 Selectively forming a P-type region 42 on an N-type silicon substrate 41
The substrate is covered with an oxide film 44 (FIG. 4A).
When the transistor is completed, the N-type silicon substrate 41 becomes the collector region, and the P-type region 42 becomes the base region. Further, as a method for forming the P-type region, it is appropriate to add boron by thermal diffusion or ion implantation.
次に、ベース領域４２上の酸化膜４４に、ベー
ス領域表面に達する開孔部を設ける。続いて、該
開孔部を覆い、かつ、該開孔部の周囲の酸化膜を
覆う多結晶シリコン薄膜４８を選択的に形成する
（第４図Ｂ）。 Next, an opening is provided in the oxide film 44 on the base region 42 to reach the surface of the base region. Subsequently, a polycrystalline silicon thin film 48 is selectively formed to cover the opening and the oxide film around the opening (FIG. 4B).
次に、前記多結晶シリコン薄膜４８を通してリ
ンを拡散して、ベース領域内にＮ型領域、即ちエ
ミツタ領域４３を形成する。続いて、ベース領域
４２上を覆う酸化膜４４の大部分を除去し、ベー
ス領域４２の表面を露出する。この時、前記多結
晶シリコン薄膜で覆われた酸化膜は、該多結晶シ
リコン薄膜のパターンをマスクとして自己整合的
に残存される（第４図Ｃ）。なお、前記エミツタ
領域の形成は熱拡散の他にイオン注入によること
も可能であるし、又、不純物としてもリンの他に
砒素も使用できる。 Next, phosphorus is diffused through the polycrystalline silicon thin film 48 to form an N-type region, ie, an emitter region 43, within the base region. Subsequently, most of the oxide film 44 covering the base region 42 is removed to expose the surface of the base region 42. At this time, the oxide film covered with the polycrystalline silicon thin film remains in a self-aligned manner using the pattern of the polycrystalline silicon thin film as a mask (FIG. 4C). Note that the emitter region can be formed by ion implantation in addition to thermal diffusion, and arsenic can also be used in addition to phosphorus as an impurity.
次に、酸化膜４４で覆われていないベース領域
表面及び多結晶シリコン表面に白金シリサイド層
４５，４５′を形成する（第４図Ｄ）。この白金シ
リサイド層の形成方法は第３図の実施例で示した
方法と同じにするのが適当である。 Next, platinum silicide layers 45 and 45' are formed on the base region surface and the polycrystalline silicon surface not covered with the oxide film 44 (FIG. 4D). It is appropriate that the method for forming this platinum silicide layer be the same as that shown in the embodiment of FIG.
次に、前記白金シリサイド層４５，４５′上及
びその他の酸化膜上に均一に気相成長法により酸
化膜４６を被着させる（第４図Ｅ）。この時の気
相成長法による酸化膜の膜厚は0.5μｍが適当であ
り、又、表面安定化の為にリンを含んだ酸化膜に
することもできる。 Next, an oxide film 46 is uniformly deposited on the platinum silicide layers 45, 45' and other oxide films by vapor phase growth (FIG. 4E). At this time, the appropriate thickness of the oxide film formed by the vapor phase growth method is 0.5 μm, and an oxide film containing phosphorus can also be used for surface stabilization.
次に、前記気相成長法による酸化膜４６に選択
的に開孔部を設ける（第４図Ｆ）。該開孔部はそ
れぞれベース領域表面及びエミツタ領域上の多結
晶シリコン薄膜表面の白金シリサイド層４５，４
５′に達していることが必要である。 Next, openings are selectively formed in the oxide film 46 formed by the vapor phase growth method (FIG. 4F). The openings are formed in platinum silicide layers 45 and 4 on the surface of the polycrystalline silicon thin film on the surface of the base region and the emitter region, respectively.
It is necessary to reach 5'.
次に、該開孔部を覆うアルミニウムの配線を選
択的に形成し、各領域の外部電極４７，４７′と
する（第４図Ｇ）。 Next, aluminum wires covering the openings are selectively formed to serve as external electrodes 47, 47' in each region (FIG. 4G).
以上によりトランジスタを完成する。 Through the above steps, the transistor is completed.
以上、実施例について説明してきたが、本発明
の主たる点は、不活性ベース領域表面に金属シリ
サイドを設け、該金属シリサイド層はその表面を
覆う絶縁膜に設けられた開孔部を通じて外部電極
と接続している半導体装置であり、これによりベ
ース抵抗の小さいトランジスタを実現する構造に
ある。それ故、金属シリサイド層としては、実施
例の白金シリサイドの他に、パラジウムシリサイ
ド、モリブデンシリサイド、タンタルシリサイ
ド、タングステンシリサイド等も可能である。
又、絶縁膜としては、実施例の気相成長法による
酸化膜の他に、窒化膜、アルミナ膜、これらの混
合膜、及びこれらを含む多層膜等も可能である。
又、外部電極としては、実施例のアルミニウムの
他に、金、銅、及びこれらを含む合金膜、多層膜
も可能である。又、NPN型バイポーラトランジ
スタに実施した場合を説明したが、導電型を変え
ることにより、PNP型トランジスタにも、又こ
れらの変型であるがダイオード等にも適用でき
る。さらに、上記素子を含む集積回路装置にも容
易に適用できる。 Although the embodiments have been described above, the main point of the present invention is that metal silicide is provided on the surface of the inactive base region, and the metal silicide layer is connected to the external electrode through the opening provided in the insulating film covering the surface. This is a semiconductor device that has a structure that realizes a transistor with low base resistance. Therefore, as the metal silicide layer, palladium silicide, molybdenum silicide, tantalum silicide, tungsten silicide, etc. can be used in addition to platinum silicide in the embodiment.
Further, as the insulating film, in addition to the oxide film formed by the vapor phase growth method of the embodiment, a nitride film, an alumina film, a mixed film thereof, a multilayer film containing these, etc. are also possible.
In addition to the aluminum used in the embodiment, the external electrode may also be made of gold, copper, an alloy film containing these, or a multilayer film. Further, although the case where the present invention is applied to an NPN type bipolar transistor has been described, by changing the conductivity type, it can also be applied to a PNP type transistor or a modified version of these, such as a diode. Furthermore, it can be easily applied to integrated circuit devices including the above elements.
第１図及び第２図はそれぞれ本発明の第１及び
第２の実施例を示す半導体装置の断面図であり、
第３図Ａ〜Ｇ及び第４図Ａ〜Ｇはそれぞれ前記第
１及び第２の実施例の半導体装置を実現するため
の製造方法を示す主なる工程での断面図である。
図において、１１，２１，３１，４１……コレ
クタ領域、１２，２２，３２，４２……ベース領
域、１３，２３，３３，４３……エミツタ領域、
１４，１６，２４，２６，３４，３６，４４，４
６……絶縁膜、１５，１５′，２５，２５′，３
５，３５′，４５，４５′……金属シリサイド、１
７，１７′，２７，２７′，３７，３７′，４７，
４７′……外部電極、２８，４８……多結晶シリ
コン薄膜を示す。
1 and 2 are cross-sectional views of semiconductor devices showing first and second embodiments of the present invention, respectively,
3A to 3G and FIGS. 4A to 4G are cross-sectional views showing the main steps of the manufacturing method for realizing the semiconductor devices of the first and second embodiments, respectively. In the figure, 11, 21, 31, 41... collector area, 12, 22, 32, 42... base area, 13, 23, 33, 43... emitter area,
14, 16, 24, 26, 34, 36, 44, 4
6... Insulating film, 15, 15', 25, 25', 3
5, 35', 45, 45'...metal silicide, 1
7, 17', 27, 27', 37, 37', 47,
47'... External electrode, 28, 48... Polycrystalline silicon thin film.
Claims (1)
およびエミツタ領域を有し、前記各領域を覆う絶
縁膜の一部に設けられた開孔部において前記ベー
ス領域およびエミツタ領域とそれぞれオーム接続
を有するベースおよびエミツタの金属電極を具備
する半導体装置において、前記ベース領域表面の
前記開孔部から前記エミツタ領域近傍に至る領域
に金属シリサイド層を設けたことを特徴とする半
導体装置。 ２ 前記エミツタ領域と前記エミツタ金属電極の
間に、多結晶シリコン薄膜上に金属シリサイド層
が形成された積層膜を介在せしめたことを特徴と
する特許請求の範囲第１項記載の半導体装置。[Scope of Claims] 1. A semiconductor substrate having a base region and an emitter region selectively formed, the base region and the emitter region being formed in an opening provided in a part of an insulating film covering each of the regions. 1. A semiconductor device comprising base and emitter metal electrodes each having an ohmic connection, characterized in that a metal silicide layer is provided in a region extending from the opening on the surface of the base region to the vicinity of the emitter region. 2. The semiconductor device according to claim 1, wherein a laminated film in which a metal silicide layer is formed on a polycrystalline silicon thin film is interposed between the emitter region and the emitter metal electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11060180A JPS5735370A (en) | 1980-08-12 | 1980-08-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11060180A JPS5735370A (en) | 1980-08-12 | 1980-08-12 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735370A JPS5735370A (en) | 1982-02-25 |
| JPS6346990B2 true JPS6346990B2 (en) | 1988-09-20 |
Family
ID=14539976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11060180A Granted JPS5735370A (en) | 1980-08-12 | 1980-08-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5735370A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169971A (en) * | 1982-03-30 | 1983-10-06 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS59132663A (en) * | 1983-01-19 | 1984-07-30 | Mitsubishi Electric Corp | Transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236477A (en) * | 1975-09-17 | 1977-03-19 | Philips Nv | Method of producing semiconductor device |
| JPS5472673A (en) * | 1977-11-21 | 1979-06-11 | Nec Corp | Semicondcutor device |
-
1980
- 1980-08-12 JP JP11060180A patent/JPS5735370A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236477A (en) * | 1975-09-17 | 1977-03-19 | Philips Nv | Method of producing semiconductor device |
| JPS5472673A (en) * | 1977-11-21 | 1979-06-11 | Nec Corp | Semicondcutor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5735370A (en) | 1982-02-25 |
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