JPS6346982B2 - - Google Patents
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- JPS6346982B2 JPS6346982B2 JP55045606A JP4560680A JPS6346982B2 JP S6346982 B2 JPS6346982 B2 JP S6346982B2 JP 55045606 A JP55045606 A JP 55045606A JP 4560680 A JP4560680 A JP 4560680A JP S6346982 B2 JPS6346982 B2 JP S6346982B2
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Description
【発明の詳細な説明】
本発明は、多層物質層間に絶縁層を設けた半導
体装置において、前記物質層のエツチング加工方
法に関するものである。最近集積回路素子の
VLSI化に伴ない。これらの素子の製造工程、特
にエツチング加工工程においては、急速にドライ
化が進み、例えば、コンタクトホール等の酸化膜
のエツチングにはCF4＋H2、また、配線材料であ
るアルミニウムのエツチングにはCCl4、CCl4＋
Cl2のガスを使用した平行平板電極による反応性
イオンエツチング（RIE）が知られている。さら
に、多結晶シリコン膜をはじめとする電極材料の
エツチングには、例えば、CF4＋Cl2、CBrF3、
CBrF3、CBrF3＋Cl2等のガスを使用することに
より、従来の等方性エツチングに代り、サイドエ
ツチのなり垂直なエツチング壁をもつたエツチ形
状の得られるエツチング方法が精力的に研究され
ている。このようなRIEによる異方性エツチング
は、サブミクロン加工の達成にとつて不可欠のも
のであるが、１方、実際のデバイスの加工技術と
してこれのエツチングを適用するためには、なお
解決しなければならない問題も多いのが現状であ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method of etching a material layer in a semiconductor device in which an insulating layer is provided between multiple material layers. Recently integrated circuit devices
With the shift to VLSI. The manufacturing process of these devices, especially the etching process, rapidly becomes dry. For example, CF 4 + H 2 is used for etching oxide films such as contact holes, and CCl is used for etching aluminum, which is a wiring material. 4 , CCl 4 +
Reactive ion etching (RIE) using parallel plate electrodes using Cl 2 gas is known. Furthermore, for etching electrode materials such as polycrystalline silicon films, for example, CF 4 +Cl 2 , CBrF 3 ,
Etching methods that use gases such as CBrF 3 and CBrF 3 +Cl 2 to create an etch shape with side etching and vertical etching walls, instead of conventional isotropic etching, are being actively researched. . Although such anisotropic etching by RIE is essential for achieving submicron processing, there are still issues that need to be resolved in order to apply this etching as an actual device processing technology. The current situation is that there are many unavoidable problems.
特に、集積回路素子の中で、多層の多結晶シリ
コン膜を電極として用いる素子、例えば互いにオ
ーバラツプした２層構造の転送電極を多結晶シリ
コンを用いて構成した電荷結合素子（CCD）や
ダイナミツクランダムアクセスメモリ素子（ｄ−
RAM）等の電極材料のエツチング加工において
は、前記RIEによるエツチングが異方性を要求さ
れる限り本質的に避けることのできない問題点を
有することになる。 In particular, integrated circuit devices that use multi-layered polycrystalline silicon films as electrodes, such as charge-coupled devices (CCDs) and dynamic random devices that use polycrystalline silicon for two-layer transfer electrodes that overlap with each other, are particularly popular among integrated circuit devices. Access memory element (d-
In the etching of electrode materials such as RAM), as long as the etching by RIE requires anisotropy, there are essentially unavoidable problems.
そこで、まず、第１図ａ−ｆに示した２層の互
いにオーバラツプした電極を有する素子の製造工
程において、従来技術とその問題点について説明
する。 First, the prior art and its problems will be explained in the manufacturing process of a device having two layers of mutually overlapping electrodes as shown in FIGS. 1a-f.
第１図ａは、Si単結晶基板上に形成されたシリ
コン酸化膜２上のパターン加工された多結晶シリ
コン電極１を示す。通常、多層構造の電極を有す
るデバイスの製造工程においては、ｂに示すよう
に、既にパターン形成した第１層目の電極１をエ
ツチングマスクとして、その下のゲート酸化膜４
を、例えば沸化アンモニウム（NH3F4）等によ
りエツチング除去し、その後、高温の酸素雰囲気
中において、再び清浄なシリンコン酸化膜５を形
成する工程がある。この理由は、第１層、及び第
２層目の電極下のゲート膜厚を同じくするためで
あるが、この時ｃ７に示す如く、鋭くえぐれた部
分が発生することが知られている。 FIG. 1a shows a patterned polycrystalline silicon electrode 1 on a silicon oxide film 2 formed on a Si single crystal substrate. Normally, in the manufacturing process of a device having a multilayer structure of electrodes, the gate oxide film 4 underneath is etched by using the already patterned first layer electrode 1 as an etching mask, as shown in b.
There is a step in which the silicon oxide film 5 is removed by etching with, for example, ammonium fluoride (NH 3 F 4 ), and then a clean silicon oxide film 5 is formed again in a high temperature oxygen atmosphere. The reason for this is to make the gate film thicknesses under the electrodes of the first layer and the second layer the same, but it is known that at this time, a sharp gouged portion occurs as shown in c7.
次に、ｄに示すように、例えば、CVD法等に
より第２層目の電極となるべき多結晶Si９を堆積
した後、フオトレジスト８をエツチングマスクと
して、前記RIEにより、例えばCBrF3＋Cl2等の
ガスを用いて、該多結晶Si層を完全に除去したと
しても、同図１０に示すように、鋭くえぐれた部
分にまわり込んだ多結晶Si１０，１１は、除去さ
れない。第２図は、多層配線における同様の問題
点を模式的に示したもので、第１層目の電極１３
と第２層目の電極のオーバラツプ構造において、
前記残りの多結晶シリコン１１により第２層電極
間のシヨートという不良を生じることになり、歩
どまりを大巾に低下させる原因となる。これは、
該エツチング方法がアンダカツトの生じない異方
性エツチングであるが故に生じる本質的な原因に
よると考えられる。 Next, as shown in d, after depositing polycrystalline Si9, which will become the second layer electrode, by, for example, CVD method, etc., using the photoresist 8 as an etching mask, by RIE, for example, CBrF 3 +Cl 2 etc. Even if the polycrystalline Si layer is completely removed using this gas, the polycrystalline Si 10 and 11 that have surrounded the sharply gouged portions will not be removed, as shown in FIG. FIG. 2 schematically shows a similar problem in multilayer wiring, where the electrode 13 of the first layer
In the overlapping structure of the and second layer electrodes,
The remaining polycrystalline silicon 11 causes defects called shorts between the second layer electrodes, which causes a significant decrease in yield. this is,
This is thought to be due to the fact that the etching method is anisotropic etching that does not cause undercuts.
通常、この部分の多結晶Siを除去するために
は、沸硝酸系の湿式エツチングや、あるいは、例
えば、CF4＋O2ガスのプラズマ中で化学反応を利
用した等方性エツチングが有効であるが、ｆより
明らかなように、第２層目の多結晶Si９に当然ア
ンダカツト１２を生じ、ｅにおいて、該多結晶Si
のエツチングに垂直なエツチング壁が得られる異
方性エツチングを用いた意味が消失することにな
る。 Normally, in order to remove polycrystalline Si in this area, wet etching using boiling nitric acid or isotropic etching using a chemical reaction in plasma of CF 4 + O 2 gas, for example, is effective. , f, an undercut 12 naturally occurs in the second layer of polycrystalline Si 9, and in e, the polycrystalline Si 9
This eliminates the meaning of using anisotropic etching in which an etched wall is obtained perpendicular to the etching.
本発明は以上の点に鑑みてなされたもので、多
層物質層を有し、かつ該多層物質層間に絶縁層を
設けた構造の半導体装置において、エツチング加
工され、かつ絶縁層により被覆された第１の物質
層上に、第２の物質層を堆積し、該物質層を加す
るに際し、第２の物質層を堆積した後、該物質層
をO2を含む雰囲気中で熱処理する工程と、該工
程の後、該第２の物質層上に、Ｐ（リン）、Ｂ（ボ
ロン）、あるいはＢ・Ｐを同時に含むシリケート
ガラスを堆積する工程と、該工程の後、フオトリ
ゾグラフイ工程によりエツチングマスクを形成し
た後、前記第２の物質層上の酸化膜、およびシリ
ケートガラスをエツチング除去する工程と、続い
て、第２の物質をエツチング除去する工程と、該
工程の後、前記エツチングマスクを除去した後、
N2あるいはO2雰囲気で熱処理する工程と、該工
程の後、少なくともCF4（フレオン）を含むプラ
ズマ内に放置する工程とを具備してなることを特
徴とする半導体装置の製造方法を提供するもので
ある。 The present invention has been made in view of the above points, and provides a semiconductor device having a structure including multilayered material layers and an insulating layer provided between the multilayered material layers. depositing a second material layer on the first material layer, and upon adding the material layer, heat-treating the material layer in an atmosphere containing O 2 after depositing the second material layer; After this step, a step of depositing silicate glass containing P (phosphorus), B (boron), or B/P simultaneously on the second material layer, and after this step, a photolithography step is performed. After forming the etching mask, a step of etching away the oxide film and silicate glass on the second material layer, followed by a step of etching away the second material, and after this step, the etching mask is removed. After removing the
Provided is a method for manufacturing a semiconductor device, comprising a step of heat treatment in an N 2 or O 2 atmosphere, and a step of leaving it in plasma containing at least CF 4 (freon) after the step. It is something.
以下、本発明の実施例を図面を参照しながら説
明する。 Embodiments of the present invention will be described below with reference to the drawings.
まず、第３図ａに示すように、第１層目の多結
晶シリコン電極１７をエツチング技術により加工
した後、該電極１７上の絶縁膜１８上に第２層目
の多結晶シリコン１９を堆積させ、さらに、該多
結晶シリコンに不純物、例えばリンを拡散して導
電率を上げ後、O2雰囲気中で熱処理して、多結
晶シリコン酸化膜２０を形成する。（第２層目の
多結晶シリコン１９を堆積するまでの工程は、第
１図ａ〜ｄに同じである）この工程の後、例え
ば、基板温度450℃、シラン（SiHA）とフオス
フイン（PH3）の混合ガスに、O2を添加するこ
とにより、Ｐを含むシリケートガラス２１を前記
多結晶シリコン上の酸化膜２０上に形成する。 First, as shown in FIG. 3a, a first layer of polycrystalline silicon electrode 17 is processed by etching technology, and then a second layer of polycrystalline silicon 19 is deposited on the insulating film 18 on the electrode 17. Further, an impurity such as phosphorus is diffused into the polycrystalline silicon to increase the conductivity, and then heat treatment is performed in an O 2 atmosphere to form a polycrystalline silicon oxide film 20. (The steps up to depositing the second layer of polycrystalline silicon 19 are the same as those shown in FIGS . ), a silicate glass 21 containing P is formed on the oxide film 20 on the polycrystalline silicon.
本発明に採用するＰを含むシリケートガラス
は、Ｐの濃度としては、少なくとも１×1021cm-3
以上であることが望ましい。次に、ホトリゾグラ
フイ技術により、フオトレジスト２２を形成した
後、例えば平行平板型プラズマエツチング装置
に、反応性ガスを導入し、高周波電力（RF等）
にプラズマを形成して試料をエツチング加工する
反応性プラズマエツチング法（RIE）により、ま
ず、CF4＋H2混合ガスによつて前記酸化膜２０と
Ｐ−シリケートガラス２１をエツチングした後、
続いて、例えば、CBrF3＋Cl2ガスにより第２層
目の多結晶シリコン１９をエツチングする。（第
３図ｂ）
前記多結晶シリコン１９を、CBrF3＋Cl2等の
RIEによりエツチングする理由は、デバイスの起
微細化の要求からエツチング後のアンダカツト量
を最少限に抑えるためであり、従つて、この方法
によりエツチングを行う限り鋭くえぐれた部分に
回り込んだ多結晶シリコン２４は必然的に除去で
きない。次に、前記フオトレジスト２２を除去し
た後、例えば、950℃において、02、N2あるいは
POCl3等の雰囲気中で熱処理すると、同図ｃに示
すように、表面平滑化が行われパターン加工され
た多結晶シリコン電極２６の側面に、前記Ｐ−シ
リケートガラスをまわり込ませることができる。
その後、化学反応を利用したプラズマエツチング
法（例えば、堀池治他、Japan Ｊ・Appl.
Supp.45、13（1976））により、CF4等のガスを用
いてエツチングを行うことにより、多結晶シリコ
ン２６はエツチングされずに、前記まわり込みの
多結晶シリコン２４のみを除去してやることがで
きる。（同図ｃ〜ｄ）前記Ｐ−シリケードガラス
を除去するには、例えば、HF：HNO3：H2O＝
15：10：300等の配合を有する溶液により、シリ
コン基板上の酸化膜２９、あるいは、多結晶シリ
コン上の酸化膜２０をほとんどおかすことなしに
エツチングすることができる。なお、前記Ｐ−シ
リケートガラスの他、Ｂ−Ｐ−シリケートガラ
ス、あるいは、これらの多層膜も同様の表面平滑
化の効果があることを確認した。以上示したよう
に、本発明によれば、デバイスの超微細化の要求
を犠性にすることなく、デバイス製造の歩どまり
を大巾に向上させることができる。 The P-containing silicate glass employed in the present invention has a P concentration of at least 1×10 21 cm -3
The above is desirable. Next, after forming a photoresist 22 using photolithography technology, a reactive gas is introduced into, for example, a parallel plate type plasma etching apparatus, and high frequency power (RF etc.) is applied.
First, the oxide film 20 and the P-silicate glass 21 were etched using a CF 4 +H 2 mixed gas using a reactive plasma etching method (RIE) in which a sample is etched by forming plasma in the etching process.
Subsequently, the second layer of polycrystalline silicon 19 is etched using, for example, CBrF 3 +Cl 2 gas. (Figure 3b) The polycrystalline silicon 19 is treated with CBrF 3 +Cl 2 or the like.
The reason for etching by RIE is to minimize the amount of undercuts after etching due to the demand for finer design of devices.Therefore, as long as this method is used, polycrystalline silicon that wraps around the sharply gouged parts can be 24 cannot necessarily be removed. Next, after removing the photoresist 22, for example, at 950°C, 0 2 , N 2 or
When heat-treated in an atmosphere of POCl 3 or the like, the P-silicate glass can be wrapped around the side surface of the polycrystalline silicon electrode 26 whose surface has been smoothed and patterned, as shown in FIG.
After that, a plasma etching method using chemical reactions (for example, Osamu Horiike et al., Japan J. Appl.
Supp. 45, 13 (1976)), by etching using a gas such as CF 4 , only the surrounding polycrystalline silicon 24 can be removed without etching the polycrystalline silicon 26. . (C to d in the same figure) To remove the P-silicate glass, for example, HF: HNO3 : H2O =
By using a solution having a ratio of 15:10:300 or the like, the oxide film 29 on the silicon substrate or the oxide film 20 on polycrystalline silicon can be etched with almost no damage. In addition to the above-mentioned P-silicate glass, it was confirmed that B-P-silicate glass or a multilayer film thereof also has a similar surface smoothing effect. As described above, according to the present invention, the yield of device manufacturing can be greatly improved without sacrificing the requirements for ultra-fine devices.
第１図、第２図は従来例を説明するための図、
第３図は本発明の実施例を説明するための図であ
る。これらの図において、１，１３，１７，２６
……第１層目の多結晶シリコン、２，４，３０…
…第１ゲート酸化膜、３，１６……シリコン基
板、５，２９……第２ゲート酸化膜、６，１４，
１８，２０……第１層目の多結晶シリコン上の酸
化膜、７，１３，２８……鋭くえぐれた部分、
８，２２……フオトレジスト、９，１５，１９，
２５，２６……第２層目の多結晶シリコン、１
０，１１，２３，２４……鋭くえぐれた部分にま
わり込んだ第２層目の多結晶シリコン、１２……
サイドエツチ、２１，２７……Ｐ−シケートガラ
スである。
FIG. 1 and FIG. 2 are diagrams for explaining the conventional example,
FIG. 3 is a diagram for explaining an embodiment of the present invention. In these figures, 1, 13, 17, 26
...First layer of polycrystalline silicon, 2, 4, 30...
...First gate oxide film, 3,16...Silicon substrate, 5,29...Second gate oxide film, 6,14,
18, 20... Oxide film on the first layer of polycrystalline silicon, 7, 13, 28... Sharp gouged parts,
8, 22...Photoresist, 9, 15, 19,
25, 26...Second layer polycrystalline silicon, 1
0, 11, 23, 24... second layer of polycrystalline silicon wrapped around the sharply gouged part, 12...
Side etches, 21, 27...P-siccate glass.
Claims (1)
た第１の物質層表面を絶縁層で被覆する工程と、
前記絶縁層で被覆された第１の物質層上に多結晶
シリコン膜を形成し、さらにリン、ボロンのうち
少なくともいずれかを含むシリケートガラスで被
覆する工程と、前記シリケートガラスと多結晶シ
リコン膜をパターニングした後、熱処理を行ない
前記パターニングされた多結晶シリコン膜の側壁
をシリケートガラスで被覆する工程と、その後Ｃ
−Ｆ結合を有する反応性ガス雰囲気中に前記基板
をさらす工程を含む半導体装置の製造方法。 ２ 前記Ｐ（リン）、Ｂ（ボロン）の濃度が少なく
とも１×1021cm-3以上であることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方
法。 ３ 前記多結晶シリコン膜上に酸化膜を介してＰ
（リン）、Ｂ（ボロン）のうち少なくともいずれか
を含むシリケートガラス膜で被覆した後、これら
の膜をパターニングし、しかる後、O2、N2、あ
るいはPOCl3雰囲気中で熱処理することを特徴と
する特許請求の範囲第１項記載の半導体装置の製
造方法。[Claims] 1. Covering the surface of a patterned first material layer provided on a semiconductor substrate with an insulating layer;
forming a polycrystalline silicon film on the first material layer covered with the insulating layer; further covering with silicate glass containing at least one of phosphorus and boron; and combining the silicate glass and the polycrystalline silicon film. After patterning, heat treatment is performed to cover the sidewalls of the patterned polycrystalline silicon film with silicate glass;
A method for manufacturing a semiconductor device, including the step of exposing the substrate to a reactive gas atmosphere having -F bonds. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the concentration of P (phosphorus) and B (boron) is at least 1×10 21 cm −3 or more. 3 P on the polycrystalline silicon film through an oxide film.
After coating with a silicate glass film containing at least one of (phosphorus) and B (boron), these films are patterned and then heat treated in an O 2 , N 2 or POCl 3 atmosphere. A method for manufacturing a semiconductor device according to claim 1.
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| JP2005311016A (en) * | 2004-04-21 | 2005-11-04 | Nec Electronics Corp | Semiconductor device and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5461465A (en) * | 1977-10-26 | 1979-05-17 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
| JPS5468177A (en) * | 1977-11-11 | 1979-06-01 | Hitachi Ltd | Manufacture for semiconductor device |
-
1980
- 1980-04-09 JP JP4560680A patent/JPS56142654A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5461465A (en) * | 1977-10-26 | 1979-05-17 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
| JPS5468177A (en) * | 1977-11-11 | 1979-06-01 | Hitachi Ltd | Manufacture for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56142654A (en) | 1981-11-07 |
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