JPS6346847B2 - - Google Patents
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- JPS6346847B2 JPS6346847B2 JP57052828A JP5282882A JPS6346847B2 JP S6346847 B2 JPS6346847 B2 JP S6346847B2 JP 57052828 A JP57052828 A JP 57052828A JP 5282882 A JP5282882 A JP 5282882A JP S6346847 B2 JPS6346847 B2 JP S6346847B2
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- 238000000034 method Methods 0.000 claims description 12
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 16
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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Description
発明の技術分野
本発明は、異なるサイクルタイムで動作する装
置間のクロツク同期方式に関する。
技術の背景
コンピユータの構成要素、例えばCPUとチヤ
ネルなどでは各々の動作クロツクの周波数が異な
ることがあり、その相違が整数倍ならばとも角、
非整数倍であるとインタフエース部での信号送受
に問題がある。
従来技術と問題点
図でこれを説明すると、第1図でA,Bは異な
るサイクルタイムで動作する一方および他方の装
置、ITFは一方の装置Aに設けられたインタフエ
ースである。L1〜L10はラツチでクロツク
CLKにより送、受信データを取込んで一時的に
保管し次いでそれを送出する。装置Aのクロツク
はCLKA、装置BのクロツクはCLKBとし、イン
タフエース部のクロツクはCLKIとする。クロツ
クA,Bが整数倍の関係にあるとき、例えばクロ
ツクAの周期は20nS、クロツクBの周期は60nS
とすると、この場合インタフエース部のクロツク
Iの周期はクロツクBの周期60nSとしておけば
よく、第2図に示すように装置BからAへデータ
伝送する場合B,I間は60nS、I,A間は20nS
の時間遅れでデータが各ラツチへ次々と取込まれ
伝送されてゆく。また装置AからBへデータ伝送
する場合は点線の如くなりやはり20〜60nSの時
間遅れでラツチされ、伝送されてゆく。これに対
して装置Aのクロツク周期は20nS、装置Bのク
ロツク周期は70nS、つまり両者の比は70/20な
る非整数とし、そしてインタフエースクロツクの
周期はクロツクBと同じとすると第3図に示す如
くなり、B,A間のデータ転送ではI、A間が
10nSとなる。AからBへのデータ転送でも同様
で点線で示す如く10nSしかない部分が生じる。
周期20nSのクロツクを採用する装置Aのハード
ウエアは20nSで動作させるのに適した論理回路
素子を用いて設計されており、これがその半分の
時間で動作せねばならないとすると論理設計ある
いは実装設計において制約が増え、実現不可能な
こともありうるので非常に問題である。
発明の目的
本発明はインタフエース部のクロツク周波数を
工夫することによつて異常に短い周期の発生を防
ぎ、回路を実現し易いようにしようとするもので
ある。
発明の構成
本発明はサイクルタイムT1で動作する装置A
とサイクルタイムnT1/2(こゝでnは3、5、
7、9…のいずれか)で動作する装置Bとの間の
クロツク同期方式において、装置Aと装置Bのイ
ンタフエース部分のサイクルタイムを1サイクル
毎に(n−1)T1/2と(n+1)T1/2に交
互に変えることを特徴とするが、次に図面に示す
実施例を参照しながらこれを詳細に説明する。
発明の実施例
第4図は本発明の実施例を示す。本例では装置
A,BのクロツクCLKA,Bの周期は20nS、
70nSであり、これに対してインタフエースITF
のクロツク周期を60nSと80nSに交互に切換える。
このようにすると装置B,A間のデータ伝送は
60nS(または70nS)と20nSで、また装置A,B
間のデータ伝送は20nS(または40、60、80nS)と
80nS(または70nS)で行なわれ、最短でも20nS
あり、特に高速動作は必要としない。インタフエ
ース部のクロツクは長い方のクロツク周期とそれ
程差はなくそして2周期では長周期のクロツクと
一致し、一致した後の1周期目では長周期のクロ
ツクより早くかつ短周期のクロツクと同時に到来
するように選定される。つまりインタフエース部
のクロツクは1つおきに短周期のクロツクの1/2
周期だけ長周期のクロツクの前後にずらす。この
関係は短い方のクロツク周期をT1、長い方のク
ロツク周期をT2としてT2=nT1/2とし、(nは
3、5、7…のいずれか)、インタフエース部の
クロツク周期T3は(n−1)T1/2と(n+1)
T1/2に交互に変えることにより満足される。
インタフエース部のクロツクをこのようにすると
1周期おきに長周期側クロツクと同期がずれる
が、このずれはクロツクBの周期の0.5/3.5で比
較的小さく、回路を実現しやすい。
装置A,Bのサイクルタイムには各種のものが
有り得るが、要は動作が高速か低速かであるか
ら、設計段階で何桁もの端数が出るサイクルタイ
ム比は選ばず、可及的に単純な比になるものにす
ればよい。本発明方式ではT1=20nSとしてn=
3、5、7、…ならT2=30、50、70、…T3は20
と40、40と60、60と80、…になり、これと単純な
処理で済む整数倍を組合せれば可成りのサイクル
タイム比に対応できる。次に第2図、第3図、第
4図をケース1、ケース2、ケース3としてクロ
ツク周期及びラツチ間許容遅延の関係を一括して
示す。
TECHNICAL FIELD OF THE INVENTION The present invention relates to clock synchronization schemes between devices operating at different cycle times. Technical background The operating clock frequencies of computer components, such as the CPU and channels, may differ, and even if the difference is an integer multiple,
If it is a non-integral multiple, there will be a problem with signal transmission and reception at the interface. Prior Art and Problems To explain this with a diagram, in FIG. 1, A and B are one and the other devices operating at different cycle times, and ITF is an interface provided in one device A. L1 to L10 are clocked with latches.
CLK, it takes in the transmitted and received data, temporarily stores it, and then sends it out. The clock of device A is CLKA, the clock of device B is CLKB, and the clock of the interface section is CLKI. When clocks A and B are integer multiples, for example, the period of clock A is 20nS, and the period of clock B is 60nS.
In this case, the period of clock I in the interface section should be set to the period of clock B of 60 ns, and when data is transmitted from device B to A as shown in Fig. 2, the period between B and I is 60 ns, and the period between I and A is 60 ns. 20nS between
Data is successively captured and transmitted to each latch with a time delay of . Furthermore, when data is transmitted from device A to device B, the data is latched and transmitted with a time delay of 20 to 60 nS as shown by the dotted line. On the other hand, the clock period of device A is 20 nS, the clock period of device B is 70 nS, that is, the ratio of the two is a non-integer of 70/20, and the period of the interface clock is the same as that of clock B. As shown in , in the data transfer between B and A, the data transfer between I and A is
It becomes 10nS. Similarly, when data is transferred from A to B, there is a portion where the time is only 10 nS, as shown by the dotted line.
The hardware of device A, which uses a clock with a period of 20 ns, is designed using logic circuit elements suitable for operation at 20 ns, and if it has to operate in half that time, it will be difficult to design logic or implementation design. This is a serious problem because it increases constraints and may not be possible. OBJECTS OF THE INVENTION The present invention aims to prevent the occurrence of abnormally short cycles by modifying the clock frequency of the interface section, thereby making it easier to implement the circuit. Structure of the Invention The present invention provides an apparatus A that operates at a cycle time T1 .
and cycle time nT 1 /2 (here n is 3, 5,
In the clock synchronization method with device B operating at 7, 9, etc., the cycle time of the interface between device A and device B is calculated as (n-1)T 1 /2 and ( n+1) T 1 /2, which will now be described in detail with reference to embodiments shown in the drawings. Embodiment of the invention FIG. 4 shows an embodiment of the invention. In this example, the period of clocks CLKA and B of devices A and B is 20 nS,
70nS, whereas the interface ITF
Switch the clock period between 60nS and 80nS alternately.
In this way, data transmission between devices B and A will be
60nS (or 70nS) and 20nS, and also devices A and B
Data transmission between 20nS (or 40, 60, 80nS)
Performed in 80nS (or 70nS), minimum 20nS
Yes, and does not require particularly high-speed operation. The clock in the interface section is not much different from the longer clock cycle, and in two cycles it coincides with the long cycle clock, and in the first cycle after the coincidence, it arrives earlier than the long cycle clock and at the same time as the short cycle clock. selected to do so. In other words, every other clock in the interface section is 1/2 of the short-cycle clock.
Shift the period before or after the long period clock. This relationship is as follows: T 1 is the shorter clock period, T 2 is the longer clock period, and T 2 = nT 1 /2 (n is 3, 5, 7, etc.), and the clock period of the interface section is T 3 is (n-1) T 1 /2 and (n+1)
This is satisfied by alternating T 1 /2.
If the clock of the interface section is configured in this manner, it will be out of synchronization with the long-period side clock every other period, but this deviation is relatively small at 0.5/3.5 of the period of clock B, making it easy to implement the circuit. There can be various cycle times for devices A and B, but the important thing is whether the operation is fast or slow, so at the design stage, we do not choose a cycle time ratio that will result in a fraction of many digits, but rather keep it as simple as possible. It should be something that is comparable. In the method of the present invention, T 1 = 20 nS and n =
3, 5, 7,... then T 2 = 30, 50, 70,... T 3 is 20
and 40, 40 and 60, 60 and 80, etc., and by combining this with integer multiples that require simple processing, it is possible to correspond to a considerable cycle time ratio. Next, FIGS. 2, 3, and 4 collectively show the relationship between the clock period and the allowable delay between latches as cases 1, 2, and 3.
【表】【table】
【表】
第5図は短い周期のクロツクAより長い周期の
クロツクB,Iを発生する回路を示す。この図で
点線枠10は逓倍回路でクロツクAを受けて2倍
の周波数、周期で言えば1/2の10nSのクロツク2
Aを作る回路であり、具体例を第6図に示す。第
6図で12は3個のインバータと遅延線を直列に
した遅延回路で、初段インバータで反転されたク
ロツクAの遅延クロツクDCLKAを作る。12は
ノアゲート(チヨツパCPRと呼ぶ)で初段イン
バータの反転出力−CLKAと遅延クロツク
DCLKAとのノアをとり、パルス幅縮小を行な
う。これは必らずしも必要な処理ではない。13
はインバータ4個と遅延線を直列にした遅延回路
で、10nSの遅延を与える。14はオアゲートで
周期20nSのチヨツパCPR出力クロツクCCLKAと
それを10nS遅延したクロツクとのオアをとり、
周期10nSのクロツクCLK2Aを出力する。第8
図に各部のクロツクの関係を示す。
再び第5図に戻るに20は倍周波クロツク
CLK2Aを計数する7進カウンタで計数値が0、
1、2…6のとき線又は端子C0,C1…C6に
出力を生じる。21はそのC0出力とC6出力を
受けるオアゲート、22はC0出力でセツト、
C2出力でリセツトされるフリツプフロツプ、2
3はインバータ、24はノアゲートである。第7
図に本回路のタイムチヤートを示す。即ち本回路
の入力クロツクは周期20nSのCLKAであり、逓
倍回路10により倍周波クロツクCLK2Aが作
られる。カウンタ20はこれを計数し、逐次出力
C0,C1,…C6,C0,C1…を生じる。オ
アゲート21は出力C6からC0まで続く反転出
力−EBLTを生じ、ノアゲート24はクロツクA
のインバータ23による反転クロツク−CLKAを
−EBLIが発生する間だけ通し、このため該ノア
ゲート24から出力されるクロツクCLKIの周期
は第7図に示すように60nSと80nSを交互にとる。
フリツプフロツプ22はクロツク2Aと同期して
C0,C2でセツト、リセツトされるのでその出
力はパル幅20nS、周期70nSのクロツクCLKBと
なる。こうして装置Aの周期20nSのクロツクA
よりインタフエース部の周期60/80nSのクロツ
クCLKI及び周期70nSの装置BのクロツクCLKB
が作られる。
インタフエース部の送り側と受け側ではクロツ
クの位相を異ならせるようにすると、装置Bとイ
ンタフエースITFとの間の信号伝播時間が装置B
のサイクルタイムより長い場合にも動作させ得
る。第9図がその例でインタフエースITFの送り
側のクロツクはIO、受け側のクロツクはIIとし、
これらのクロツクは第11図に示すように共に
60nSと80nS周期のものであるが位相が異なる。
第4図と対比させても、クロツクIOは20nS進み、
クロツクIIは20nS遅れとなつている。このように
するとインタフエースITFから装置Bへの伝送に
は90nSまたは100nSの時間がとれ、また装置Bか
らインタフエースITFへの伝送には80nSまたは
90nSの時間をとることができる。このようなク
ロツクを作る回路を第10図に示す。
第10図で第5図と同じ部分には同じ符号を示
してあり、そして25,26はイネーブルI,O
を出力するオアゲートでカウンタ20のC1とC
2,C4とC5出力を受ける。これらのイネーブ
ル出力EBLI,Oは第11図に示す如くなり、こ
れでクロツクAがゲートされてクロツクII,IOは
第11図々示の如くなる。
カウンタ20はレジスタ等でも構成でき、第1
2図、第13図にその例を示す。第12図で3
1,32はレジスタ、33は比較器、34はセレ
クタ、35はデコーダ、36は+1回路である。
本回路をn進カウンタとするにはn−1をレジス
タ32にセツトし、レジスタ31は0としてお
く。比較器33は従つて不一致出力を生じ、セレ
クタ34は+1回路36の出力1を通し、これは
レジスタ31にセツトされる。次のサイクルでは
レジスタ32のn−1(こゝでn=7とする)と
レジスタ31の1が比較され、比較器33は再び
不一致出力を生じセレクタ34は+1回路36の
1+1=2を通し、これはレジスタ31にセツト
される。以下同様で、やがてレジスタ31の内容
は6となり、比較器33は一致出力を生じ、これ
を受けてセレクタ34は0を通し、レジスタ31
を0に戻す。以下これを繰り返し、レジスタ31
の内容は0、1、2…6、0、1、2…を繰り返
す。デコーダ35でこれをデコードし、出力端C
0,C1…C6に逐次出力を生じる。
この第10図の方式は一般化して表現すると次
のように言える。即ちサイクルタイムt1のクロツ
クAからサイクルタイムt2=t1/2のクロツク2
Aを作り、装置AはクロツクAで動作させる。ま
た0からn−1までを繰り返し計数するカウンタ
20を設け、これをクロツク2Aで動作させてカ
ウンタの値がk(こゝでkは0、1…n−1のい
ずれかであり、第10図では0)のとき装置Bに
クロツクBを送り、カウンタの値がl(こゝでl
は0、1、…n−1のいずれかであり、第10図
では4)及び次の値l+1でかつクロツクAが入
るときインタフエース部分に装置Bへの送信用ク
ロツクIOを送り、カウンタの値がm(こゝでmは
0、1…n−1、第10図では1)及び次の値m
+1でかつクロツクAが入るときインタフエース
部分に装置Bからの受信用クロツクIIを送るよう
にする。これらのk、l、m、nの値は変更可能
であり、またクロツクAはクロツク2Aから作つ
てもよい。
第13図はカウンタダウン方式をとる例を示
し、(n−1)レジスタ32にはやはりn−1本
例では6をセツトする。レジスタ31の最初の内
容は0であつてもなくてもよいが、0であつたと
すると0検出回路38が動作し、セレクタ34に
レジスタ32の内容を出力させる。これはレジス
タ31にロードされ、従つてレジスタの内容はn
−1本例では6になる。従つて0検出回路38は
動作せず、セレクタ34は−1回路37の出力を
通す。従つてレジスタ31の内容は各サイクル毎
に6、5、4…0、6、5…なる変化をし、デコ
ーダ35は出力端C0,C1…C6の1つに逐次
出力を生じる。
第14図はイネーブル信号の発生タイミングを
可変にする作成例を示す。41はカウンタ20ま
たはデコーダ35の出力C0〜C6を2つずつ受
けるオアゲート群で第5図の21、第10図の2
5,26に相当する。従つてオアゲート群41の
図面最上段のものは出力C0,C1の間、2段目
のものは出力C1,C2の間イネーブル信号を生
じるが、ノアゲート42により選択される。ノア
ゲート42は一方の入力端にレジスタ43の出力
を受け、1つのみが選択される。即ちレジスタ4
3はノアゲート42と同数のビツト数を持ち、1
つのみ0で残りは1であるデータを入力され、従
つて出力SEL01〜SEL60は1つのみ0で、他
は1であり、その0がゲート42の1つを開け
る。44はオアゲートである。
第15図は第5図のフリツプフロツプ22のセ
ツトクロツクSCおよびリセツトクロツクの発生
タイミングを可変にした回路の例を示す。49,
50はレジスタで、第14図のレジスタ43と同
種のものである。即ちレジスタ49は1つのみ0
で他は1であるデータをロードされ、ノアゲート
45の1つを開放する出力SELS0〜SELS7を
生じる。レジスタ50も同様であるが0の位置は
レジスタ49のそれに比べてパルス幅Wだけずら
してある。このレジスタ50の出力SELR0〜
SELR7はノアゲート47を1つだけ開き、オア
ゲート48を通してフリツプフロツプ22のリセ
ツトクロツクRCを生じる。セツトクロツクSCは
オアゲート46が生じる。
第16図は14進カウンタを用いてクロツクBお
よびII,IOを発生する回路を示す。第5図および
第10図では7進カウンタを用い、その出力とク
ロツクAとのアンドをとつてインタフエース部ク
ロツクCLKIを作つたが、本例では14進カウンタ
51を用い、オアゲート25,26で各サイクル
に2度ゲート開放信号を出して倍周波のクロツク
2Aとのアンドをとり、インタフエース部クロツ
クII,IOを得ている。動作説明用のタイムチヤー
トを第17図に示す。この場合は交互に変るイン
タフエース部クロツク周期の変化比に従つてカウ
ンタ51の出力を選択すればよい。例えば本例で
はCLKIは60nSと80nSつまり3対4であるから、
3番目のカウンタ出力C2とそれより6番目のカ
ウンタ出力C8をオアゲート25に入力すればよ
く、該ゲート25の出力とクロツクAとのノアで
CLKIIが得られる。CLKIOは、所望の位相差に
従つてカウンタ出力C2よりずらした出力本例で
はC4(従つて所望位相差は20nS)と、それよ
り8番目の出力C12をオアゲート26に入力す
ればよく、これにより該ゲートの出力とCLK2
AとのノアでCLKIOが得られる。CLKBもカウ
ンタ51の出力を各サイクルに2度ずつ、フリツ
プフロツプ22のセツト、リセツトに用いて作
る。52,53はそのためのオアゲートである。
この第16図の方式は一般化して次のように表
現できる。即ち、サイクルタイムt1のクロツクA
からサイクルタイムt2=t1/2のクロツク2Aを
作り、装置AはクロツクAで動作させ、また0か
ら2n−1までを繰り返すカウンタ51を設けて
該カウンタをクロツク2Aで動作させ、カウンタ
の値がk(こゝでは0、1、…n−1のいずれか
であり、第16図では0)及びk+n(第16図
では7)のときに装置BにクロツクBを送り、カ
ウンタの値がl(こゝでlは0、2、4…n−1
のいずれかであり、第16図では4)及びl+n
+1(第16図では12)またはl+n−1でクロ
ツク2Aが発生するときインタフエース部へ装置
Bへの送信用クロツクIOを送り、カウンタの値
がm(こゝでmは0、2、4…n−1のいずれか
で第16図では2)及びm+n−1(第16図で
は8)またはm+n+1でクロツク2Aが発生す
るときインタフエース部へ装置Bからの受信用ク
ロツクIIを送るようにする。これらのk、l、
m、nは変更可能であり、またクロツクAはクロ
ツク2Aから作るようにしてもよい。
第18図はクロツク発生回路を示す。前図まで
の例ではクロツクAをベースとし、これよりクロ
ツクB等を作つたが、本回路ではクロツク2Aを
基本クロツクとし、これよりクロツクA、そして
図示しないがクロツクB、クロツクIを作る。5
4はフリツプフロツプで、本例では周期T1が
10nSのクロツクCLK2で、インバータ54で反
転した自己の出力を取込む。この結果フリツプフ
ロツプ54の出力は第18図に示すようにクロツ
クCLK2の周期T1を2倍にした周期T2のCLK1
となる。CLK1は前述のクロツクAに、CLK2
はクロツク2Aに相当する。本回路は勿論CLK
2が10nS以外の他の周期のものでも動作し、出
力のCLK1はそれを1/2周波にしたものである。
発明の効果
以上説明したように本発明によれば整数比でな
いサイクルタイムを持つ装置間のクロツク同期を
とることができる。クロツク比は1.5、2.5、3.5…
などに限定されるが、同期化のための回路構成は
簡単になり、CPUとチヤネル等の各サイクルタ
イムの比を整数比の限定から解放し設計の自由度
を大幅に増すことができる。[Table] Figure 5 shows a circuit that generates clocks B and I with a longer cycle than clock A with a short cycle. In this figure, the dotted line frame 10 is a multiplier circuit that receives clock A and doubles the frequency, which is 1/2 the period, 10nS clock 2.
This is a circuit for making A, and a specific example is shown in FIG. In FIG. 6, 12 is a delay circuit consisting of three inverters and a delay line connected in series, and creates a delay clock DCLKA of clock A which is inverted by the first stage inverter. 12 is a NOR gate (called chopper CPR) that connects the inverted output of the first stage inverter - CLKA and the delay clock.
Take the NOR with DCLKA and reduce the pulse width. This is not necessarily a necessary process. 13
is a delay circuit consisting of four inverters and a delay line in series, giving a delay of 10nS. 14 is an OR gate that takes the OR between the chopper CPR output clock CCLKA with a period of 20 nS and the clock delayed by 10 nS.
Outputs clock CLK2A with a period of 10 ns. 8th
The figure shows the relationship of the clocks in each part. Returning to Figure 5 again, 20 is the double frequency clock.
The count value is 0 in the hexadecimal counter that counts CLK2A,
1, 2...6 produces an output on the line or terminal C0, C1...C6. 21 is an OR gate that receives the C0 output and C6 output, 22 is set by the C0 output,
Flip-flop reset by C2 output, 2
3 is an inverter, and 24 is a NOR gate. 7th
The figure shows the time chart of this circuit. That is, the input clock of this circuit is CLKA with a period of 20 nS, and the multiplier circuit 10 generates a double frequency clock CLK2A. The counter 20 counts this and sequentially produces outputs C0, C1, . . . C6, C0, C1 . OR gate 21 produces an inverted output -EBLT running from output C6 to C0, and NOR gate 24 produces clock A
The inverted clock -CLKA by the inverter 23 is passed only while -EBLI is generated, so that the period of the clock CLKI output from the NOR gate 24 is alternately 60 nS and 80 nS as shown in FIG.
Since the flip-flop 22 is set and reset at C0 and C2 in synchronization with the clock 2A, its output becomes the clock CLKB having a pulse width of 20 ns and a period of 70 ns. In this way, clock A of device A with a period of 20 ns
The clock CLKI of the interface section has a period of 60/80 ns and the clock CLKB of device B has a period of 70 ns.
is made. By making the clock phases different on the sending and receiving sides of the interface section, the signal propagation time between device B and interface ITF is
It can be operated even when the cycle time is longer than the cycle time of . Figure 9 is an example of this, where the clock on the sending side of the interface ITF is IO, the clock on the receiving side is II,
These clocks are connected together as shown in Figure 11.
They have a period of 60nS and 80nS, but the phases are different.
Even when compared with Figure 4, the clock IO advances by 20nS,
Clock II has a 20nS delay. In this way, it takes 90nS or 100nS for transmission from interface ITF to device B, and 80nS or 100nS for transmission from device B to interface ITF.
It can take 90nS. A circuit for creating such a clock is shown in FIG. In FIG. 10, the same parts as in FIG.
C1 and C of the counter 20 at the OR gate that outputs
2. Receives C4 and C5 outputs. These enable outputs EBLI, O are as shown in FIG. 11, and now clock A is gated and clocks II, IO are as shown in FIG. The counter 20 can be configured with a register or the like, and the first
Examples are shown in FIG. 2 and FIG. 13. 3 in Figure 12
1 and 32 are registers, 33 is a comparator, 34 is a selector, 35 is a decoder, and 36 is a +1 circuit.
To make this circuit an n-ary counter, n-1 is set in the register 32, and the register 31 is set to 0. Comparator 33 therefore produces a mismatch output, and selector 34 passes output 1 of +1 circuit 36, which is set in register 31. In the next cycle, n-1 of the register 32 (here n=7) is compared with 1 of the register 31, the comparator 33 again produces a mismatch output, and the selector 34 passes the 1+1=2 of the +1 circuit 36. , which is set in register 31. Similarly, the contents of the register 31 will eventually become 6, the comparator 33 will produce a matching output, and in response, the selector 34 will pass 0 to the register 31.
Return to 0. Repeat this and register 31
The content of is 0, 1, 2...6, 0, 1, 2...repeat. The decoder 35 decodes this and the output terminal C
0, C1...C6 produce sequential outputs. The method shown in FIG. 10 can be generalized and expressed as follows. That is, from clock A with cycle time t1 to clock 2 with cycle time t2 = t1/2.
A is made and device A is operated by clock A. In addition, a counter 20 that repeatedly counts from 0 to n-1 is provided, and this is operated by the clock 2A so that the value of the counter is k (here, k is either 0, 1...n-1, and the 10th In the figure, when the clock is 0), clock B is sent to device B, and the counter value is l (here, l
is one of 0, 1,...n-1, and in Fig. 10, it is 4) and the next value l+1, and when clock A is input, the clock IO for sending to device B is sent to the interface part, and the counter is The value m (here m is 0, 1...n-1, 1 in Figure 10) and the next value m
+1 and when clock A is input, the receiving clock II from device B is sent to the interface section. The values of k, l, m, and n can be changed, and clock A may be made from clock 2A. FIG. 13 shows an example in which a counter-down method is used, and the (n-1) register 32 is set to n-1, which is 6 in this example. The initial contents of the register 31 may or may not be 0, but if it is 0, the 0 detection circuit 38 operates and causes the selector 34 to output the contents of the register 32. This is loaded into register 31, so the contents of the register are n
-1 In this example, it becomes 6. Therefore, the 0 detection circuit 38 does not operate, and the selector 34 passes the output of the -1 circuit 37. Therefore, the contents of the register 31 change every cycle by 6, 5, 4...0, 6, 5..., and the decoder 35 sequentially produces an output at one of the output terminals C0, C1...C6. FIG. 14 shows an example of making the generation timing of the enable signal variable. 41 is a group of OR gates that receive two outputs C0 to C6 from the counter 20 or decoder 35; 21 in FIG. 5 and 2 in FIG. 10;
It corresponds to 5,26. Therefore, the OR gate group 41 at the top of the diagram generates an enable signal between the outputs C0 and C1, and the second stage generates an enable signal between the outputs C1 and C2, which are selected by the NOR gate 42. NOR gate 42 receives the output of register 43 at one input terminal, and only one is selected. That is, register 4
3 has the same number of bits as Noah gate 42, and 1
Data is input in which only one is 0 and the rest are 1, so only one of the outputs SEL01 to SEL60 is 0 and the others are 1, and that 0 opens one of the gates 42. 44 is the or gate. FIG. 15 shows an example of a circuit in which the generation timings of the set clock SC and reset clock of the flip-flop 22 of FIG. 5 are made variable. 49,
Reference numeral 50 denotes a register, which is of the same type as the register 43 in FIG. In other words, only one register 49 is 0.
and others are loaded with data that is 1, producing outputs SELS0-SELS7 which open one of the NOR gates 45. The register 50 is similar, but the position of 0 is shifted by the pulse width W compared to that of the register 49. The output of this register 50 SELR0~
SELR 7 opens only one NOR gate 47 and generates the reset clock RC of flip-flop 22 through OR gate 48. The set clock SC generates an OR gate 46. FIG. 16 shows a circuit that uses a hexadecimal counter to generate clocks B, II, and IO. In FIGS. 5 and 10, a hexadecimal counter is used and the output of the hexadecimal counter is ANDed with clock A to create the interface clock CLKI. However, in this example, a hexadecimal counter 51 is used and the OR gates 25 and 26 are used. A gate open signal is issued twice in each cycle and ANDed with the double frequency clock 2A to obtain the interface section clocks II and IO. A time chart for explaining the operation is shown in FIG. In this case, the output of the counter 51 may be selected in accordance with the change ratio of the interface section clock cycle which changes alternately. For example, in this example, CLKI is 60nS and 80nS, that is, 3 to 4, so
It is sufficient to input the third counter output C2 and the sixth counter output C8 to the OR gate 25.
CLKII is obtained. CLKIO is an output shifted from the counter output C2 according to the desired phase difference. In this example, C4 (therefore, the desired phase difference is 20 nS) and the eighth output C12 can be input to the OR gate 26. Output of the gate and CLK2
Noah with A gives CLKIO. CLKB is also generated by using the output of the counter 51 to set and reset the flip-flop 22 twice in each cycle. 52 and 53 are OR gates for that purpose. The method shown in FIG. 16 can be generalized and expressed as follows. That is, clock A with cycle time t1
A clock 2A with a cycle time t2 = t1/2 is created from , device A is operated with clock A, and a counter 51 that repeats from 0 to 2n-1 is provided, and this counter is operated with clock 2A, and the value of the counter is When k (here, it is one of 0, 1,...n-1, 0 in Figure 16) and k+n (7 in Figure 16), clock B is sent to device B, and the counter value is l. (Here, l is 0, 2, 4...n-1
In Fig. 16, either 4) or l+n
When clock 2A occurs at +1 (12 in Figure 16) or l+n-1, the clock IO for sending to device B is sent to the interface section, and the counter value is m (here, m is 0, 2, 4). ...When clock 2A occurs at either n-1 (2 in FIG. 16) and m+n-1 (8 in FIG. 16) or m+n+1, the receiving clock II from device B is sent to the interface section. do. These k, l,
m and n can be changed, and clock A may be made from clock 2A. FIG. 18 shows a clock generation circuit. In the examples up to the previous figure, clock A was used as a base, and clock B, etc. were created from this, but in this circuit, clock 2A is used as the basic clock, and clock A, and although not shown, clock B and clock I are created from this. 5
4 is a flip-flop, and in this example, the period T 1 is
It takes in its own output which has been inverted by the inverter 54 using the 10nS clock CLK2. As a result, the output of the flip-flop 54 is CLK1 with a period T2 which is twice the period T1 of the clock CLK2, as shown in FIG.
becomes. CLK1 is the aforementioned clock A, and CLK2
corresponds to clock 2A. This circuit is of course CLK
2 can also operate with a period other than 10 nS, and the output CLK1 is 1/2 the frequency. Effects of the Invention As explained above, according to the present invention, clock synchronization can be achieved between devices having cycle times that are not integer ratios. Clock ratio is 1.5, 2.5, 3.5...
However, the circuit configuration for synchronization becomes simpler, and the ratio of each cycle time of the CPU and channel can be freed from the restriction of an integer ratio, greatly increasing the degree of freedom in design.
第1図は2装置間のデータ伝送の概要を示すブ
ロツク図、第2図および第3図は従来方式の説明
用波形図、第4図は本発明方式の説明用波形図、
第5図は第4図の方式を実現する回路のブロツク
図、第6図は第5図の一部の詳細を示す回路図、
第7図および第8図は動作説明用波形図、第9図
は本発明の異なる実施例のブロツク図、第10図
は第9図の方式を実現する回路図、第11図はそ
の動作説明用波形図、第12図および第13図は
カウンタの他の例を示す回路図、第14図はタイ
ミング可変なイネーブル信号発生回路のそして第
15図はタイミング可変なフリツプフロツプセツ
ト、リセツト信号発生回路の例を示す回路図、第
16図はカウンタに倍容量のものを使用した場合
の実施例を示す回路図、第17図はその動作説明
図、そして第18図はクロツク発生器の他の例を
示す回路図および波形図である。
図面で矩形枠Aは装置A、矩形枠Bは装置B、
ITFはインタフエース、CLKA,Bは装置A,B
のクロツク、CLKI,CLKIO、およびCLKIIはイ
ンタフエース部のクロツク、送信用クロツクおよ
び受信用クロツクである。
FIG. 1 is a block diagram showing an overview of data transmission between two devices, FIGS. 2 and 3 are waveform diagrams for explaining the conventional method, and FIG. 4 is a waveform diagram for explaining the method of the present invention.
FIG. 5 is a block diagram of a circuit that implements the method shown in FIG. 4, and FIG. 6 is a circuit diagram showing details of a part of FIG. 5.
7 and 8 are waveform diagrams for explaining the operation, FIG. 9 is a block diagram of a different embodiment of the present invention, FIG. 10 is a circuit diagram realizing the method shown in FIG. 9, and FIG. 11 is an explanation of the operation. 12 and 13 are circuit diagrams showing other examples of the counter, FIG. 14 is an enable signal generation circuit with variable timing, and FIG. 15 is a flip-flop set and reset signal with variable timing. FIG. 16 is a circuit diagram showing an example of a clock generator, FIG. 16 is a circuit diagram showing an example in which a counter with double capacity is used, FIG. 17 is an explanatory diagram of its operation, and FIG. FIG. 2 is a circuit diagram and a waveform diagram showing an example of FIG. In the drawing, rectangular frame A is device A, rectangular frame B is device B,
ITF is the interface, CLKA, B is equipment A, B
The clocks CLKI, CLKIO, and CLKII are the interface clocks, transmitting clock, and receiving clock.
Claims (1)
クルタイムnT1/2(こゝでnは3、5、7、9
…のいずれか)で動作する装置Bとの間のクロツ
ク同期方式において、装置Aと装置Bのインタフ
エース部分のサイクルタイムを1サイクル毎に
(n−1)T1/2と(n+1)T1/2に交互に変
えることを特徴とするクロツク同期方式。 2 インタフエース部分が装置Aに置かれ、該イ
ンタフエース部分のクロツクは装置Bへの送信用
と装置Bからの受信用では周波数は同じであるが
位相を異ならせることを特徴とする特許請求の範
囲第1項記載のクロツク同期方式。[Claims] 1. Device A operates at cycle time T 1 and cycle time nT 1 /2 (where n is 3, 5, 7, 9).
In the clock synchronization method with device B operating in any one of the A clock synchronization method characterized by alternating between 1 and 2. 2. An interface part is placed in device A, and the clock of the interface part has the same frequency but different phases for transmission to device B and for reception from device B. Clock synchronization method described in scope 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57052828A JPS58169220A (en) | 1982-03-31 | 1982-03-31 | Clock synchronization system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57052828A JPS58169220A (en) | 1982-03-31 | 1982-03-31 | Clock synchronization system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58169220A JPS58169220A (en) | 1983-10-05 |
JPS6346847B2 true JPS6346847B2 (en) | 1988-09-19 |
Family
ID=12925705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57052828A Granted JPS58169220A (en) | 1982-03-31 | 1982-03-31 | Clock synchronization system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58169220A (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5236264A (en) * | 1991-06-10 | 1993-08-17 | Nsk Ltd. | Linear bearing |
DE19737589C1 (en) * | 1997-08-28 | 1998-11-26 | Siemens Ag | Interface arrangement for IC with full-custom and semi-custom clock domain |
-
1982
- 1982-03-31 JP JP57052828A patent/JPS58169220A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58169220A (en) | 1983-10-05 |
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