JPS6346562A - マイクロプログラムのロ−ド方式 - Google Patents
マイクロプログラムのロ−ド方式Info
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- JPS6346562A JPS6346562A JP61191114A JP19111486A JPS6346562A JP S6346562 A JPS6346562 A JP S6346562A JP 61191114 A JP61191114 A JP 61191114A JP 19111486 A JP19111486 A JP 19111486A JP S6346562 A JPS6346562 A JP S6346562A
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- 238000011068 loading method Methods 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 238000012795 verification Methods 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マルチプロセッサ システ人の各中央処理装置（ＣＰ
Ｕ）のコントロールストレージ（Ｃ３）制御回路に比較
回路を設け１．サービスプロセッサ（ＳＶＰ）から各Ｃ
ＰＵに同時にロードしたマイクロプログラムの正誤を、
Ｃ３から読出したデータとバス上のデータとを該比較回
路で比較することによりチエツク可能とし、こうして装
置台数に依存せずに全装置のＣ８内容を一回の動作でベ
リファイできるようにしたマイク１コブログラムのロー
ド方式。
Ｕ）のコントロールストレージ（Ｃ３）制御回路に比較
回路を設け１．サービスプロセッサ（ＳＶＰ）から各Ｃ
ＰＵに同時にロードしたマイクロプログラムの正誤を、
Ｃ３から読出したデータとバス上のデータとを該比較回
路で比較することによりチエツク可能とし、こうして装
置台数に依存せずに全装置のＣ８内容を一回の動作でベ
リファイできるようにしたマイク１コブログラムのロー
ド方式。
（産業上の利用分野〕
本発明は、１台のＳＶＰから複数台のＣＰＵに対しマイ
クロプログラムを同時にロードするマイクロプログラム
ロード方式に関し、ロード後の照合検査処理も複数台同
時に行うことができるようにするものである。
クロプログラムを同時にロードするマイクロプログラム
ロード方式に関し、ロード後の照合検査処理も複数台同
時に行うことができるようにするものである。
複数の中央処理装置を有するマルチプロセッサシステム
では、マイクロプログラムは中央処理装置内に落えられ
ており、このマイクロプログラム用の記憶装置はコント
ロールストレージ＜ＣＳ：Ｃｏｎｔ、ｒｏｌ Ｓｔｏｒ
ａｇｅ ）と呼ばれる８通常、大型計算機などではこの
Ｃ８をランダム”アクセスメモリ（ＲＡ Ｍ ： ＲＡ
ＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ）で構成し、各
種の機能変更に対してはマイクロプログラムの変更（書
直し）で対処できる様にしである。
では、マイクロプログラムは中央処理装置内に落えられ
ており、このマイクロプログラム用の記憶装置はコント
ロールストレージ＜ＣＳ：Ｃｏｎｔ、ｒｏｌ Ｓｔｏｒ
ａｇｅ ）と呼ばれる８通常、大型計算機などではこの
Ｃ８をランダム”アクセスメモリ（ＲＡ Ｍ ： ＲＡ
ＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ）で構成し、各
種の機能変更に対してはマイクロプログラムの変更（書
直し）で対処できる様にしである。
しかし、Ｃ８がＲＡＭで構成されている場合は、電源が
投入された時、不揮発性の外部記憶装置よりマイクロブ
１コグラムをＣ５中ヘロードする等の初期化が必要であ
る。これをＩＭＰＩ （Ｉｎｉｔｉａｌ Ｍｉｃｒ。
投入された時、不揮発性の外部記憶装置よりマイクロブ
１コグラムをＣ５中ヘロードする等の初期化が必要であ
る。これをＩＭＰＩ （Ｉｎｉｔｉａｌ Ｍｉｃｒ。
Ｐｒｏｇｒａｍ Ｌｏａｄ）と言う。
上記のような計算機システムにおいては各中央処理装置
はローダ−を備えており、ＩＭＰＬを個々に行なう。Ｉ
ＭＰＬの為のフロッピーディスク等の外部記憶装置は各
中央処理装置毎に用意され、特に近年では分散マイクロ
プログラムと称して中央処理装置内の各ユニット毎に各
々Ｃ３を用意しである為、一般にはＣ８の数だけ外部記
憶装置が設けられる。又さらにこれらは、システムを構
成する中央処理装置の台数倍だけ必要となる。
はローダ−を備えており、ＩＭＰＬを個々に行なう。Ｉ
ＭＰＬの為のフロッピーディスク等の外部記憶装置は各
中央処理装置毎に用意され、特に近年では分散マイクロ
プログラムと称して中央処理装置内の各ユニット毎に各
々Ｃ３を用意しである為、一般にはＣ８の数だけ外部記
憶装置が設けられる。又さらにこれらは、システムを構
成する中央処理装置の台数倍だけ必要となる。
これに対し、サービスプロセッサ（ＳＶＰ）を備えた近
年の計算機システムでは、前記の様に外部記憶装置を重
祖して持つ無駄を省く為、ｓｖｐに接続されている外部
記憶装置（補助記憶装置）を代用する傾向にある。この
場合、ＳＶＰ配下の外部記憶装置に中央処理装置用のマ
イクロプログラムの全てを用意しておけば、・システム
の電源投入時にＳｖＰにより中央処理装置−・その全て
のマ・イクに２フ゛ログラムをロー ドすることができ
る。
年の計算機システムでは、前記の様に外部記憶装置を重
祖して持つ無駄を省く為、ｓｖｐに接続されている外部
記憶装置（補助記憶装置）を代用する傾向にある。この
場合、ＳＶＰ配下の外部記憶装置に中央処理装置用のマ
イクロプログラムの全てを用意しておけば、・システム
の電源投入時にＳｖＰにより中央処理装置−・その全て
のマ・イクに２フ゛ログラムをロー ドすることができ
る。
ＳＶＰは独立した計算機システムである為、夕李部記憶
装置中のマイクロプログラムの内容の表示や変更、版数
管理、又ＣＳの内容と外部記憶の内容の比較、その化マ
イクロプログラムの選択的ロード（診断用マイクロプロ
グラムとシステム運転用マイクロプログラムのロードを
選択して行うとか、計算機システムの運転モードに従っ
て、別々のマイクロプログラムをロードする等）が可能
である。
装置中のマイクロプログラムの内容の表示や変更、版数
管理、又ＣＳの内容と外部記憶の内容の比較、その化マ
イクロプログラムの選択的ロード（診断用マイクロプロ
グラムとシステム運転用マイクロプログラムのロードを
選択して行うとか、計算機システムの運転モードに従っ
て、別々のマイクロプログラムをロードする等）が可能
である。
しかし、マイクロプログラムをＳＶＰに集中した結果、
そしてＩＭＰＬの処理をｓｖｐは装置単位に行う為、Ｉ
ＭＰＬに要する時間がＣＳの種類、装置の台数に比例す
ることとなり、多大な時間を有するという欠点を生じた
。
そしてＩＭＰＬの処理をｓｖｐは装置単位に行う為、Ｉ
ＭＰＬに要する時間がＣＳの種類、装置の台数に比例す
ることとなり、多大な時間を有するという欠点を生じた
。
」１記欠点を改良する方法として、同一種類の装置に対
しては同時にデータを書込むことによって、装置の台数
に依存する事なく、１回のＩＭＰＬ動作によって時間を
罵縮する等の方法が考えられる。第３図はこの種のマル
チプロセッサシステムの概略構成図で、中央処理装置１
０（Ａ−ｎで区別する）はｓｖｐ装置２０のｃｐｕイン
タフェース２１を介してバス結合（スター結合でも良い
、）することによりＳＶＰ装置２０と接続されている。
しては同時にデータを書込むことによって、装置の台数
に依存する事なく、１回のＩＭＰＬ動作によって時間を
罵縮する等の方法が考えられる。第３図はこの種のマル
チプロセッサシステムの概略構成図で、中央処理装置１
０（Ａ−ｎで区別する）はｓｖｐ装置２０のｃｐｕイン
タフェース２１を介してバス結合（スター結合でも良い
、）することによりＳＶＰ装置２０と接続されている。
３０はバスである。ｓｖｐ装置２０はＳＶＰのＣＰＵ２
２、主記憶２３、外部記憶２４等で構成されており、こ
の外部記憶装置２４中には、中央処理装置Ａ−ｎ用のマ
イクロプログラムが格納されている。５ＶＰ２０はこの
外部記憶２４中のマイクロプログラムを、ＣＰＵインタ
フェース２１を介して中央処理装置Ａ ｗ ｎのＣＳヘ
ロードしたり、あるいは続出したりすることができる。
２、主記憶２３、外部記憶２４等で構成されており、こ
の外部記憶装置２４中には、中央処理装置Ａ−ｎ用のマ
イクロプログラムが格納されている。５ＶＰ２０はこの
外部記憶２４中のマイクロプログラムを、ＣＰＵインタ
フェース２１を介して中央処理装置Ａ ｗ ｎのＣＳヘ
ロードしたり、あるいは続出したりすることができる。
第４図は中央処理装置工Ｏ側における、ＣＰＵインタフ
ェースバスと、ｃｓ＄ｌＪ１回路部のインタフェースと
を説明する図である。左側の各バス３１．３２．３３
（制御、アドレス、データ）は、第３図のＣＰＬＪイン
タフェース２１と中央処理装置Ａ−ｎを接続するバス３
０の各部である。５ＶＰ２０が中央処理装置１０に対し
てマイクロプログラムをロードしようとする時は以下の
手順で行う。ＳｖＰはマイクロプログラムをロードすべ
き中央処理装置を選択して、インタフェース回路を接続
する。このインタフェース結合回路は第４図の中には図
示してないが、制御回＠１０１中に含まれるものどする
。ｓｖｐと任意の中央処理装置との間のインタフェース
の結合切離し、は、ＳＶＰ側よりインクフェースバス３
０を経由して行うものであり、インタフェースが結合さ
れている中央処理装置との間で情報の送受を行う事がで
きる。
ェースバスと、ｃｓ＄ｌＪ１回路部のインタフェースと
を説明する図である。左側の各バス３１．３２．３３
（制御、アドレス、データ）は、第３図のＣＰＬＪイン
タフェース２１と中央処理装置Ａ−ｎを接続するバス３
０の各部である。５ＶＰ２０が中央処理装置１０に対し
てマイクロプログラムをロードしようとする時は以下の
手順で行う。ＳｖＰはマイクロプログラムをロードすべ
き中央処理装置を選択して、インタフェース回路を接続
する。このインタフェース結合回路は第４図の中には図
示してないが、制御回＠１０１中に含まれるものどする
。ｓｖｐと任意の中央処理装置との間のインタフェース
の結合切離し、は、ＳＶＰ側よりインクフェースバス３
０を経由して行うものであり、インタフェースが結合さ
れている中央処理装置との間で情報の送受を行う事がで
きる。
このインタフェースの結合切離しは任意の唯一・の装置
を選択する事も出来るし、或いは、同時に複数の装置を
選択する事も出来る。同時に複数の装置が接続されてい
る時は、接続されている総ての装置が同時にＳＶＰによ
、って制御される。
を選択する事も出来るし、或いは、同時に複数の装置を
選択する事も出来る。同時に複数の装置が接続されてい
る時は、接続されている総ての装置が同時にＳＶＰによ
、って制御される。
Ｃ３１０２中にマイクロプログラムをロードする為〆は
、Ｏ８のアドレスを指定するアドレスレジスタ１０３に
ロードすべきアドレスを設定する。
、Ｏ８のアドレスを指定するアドレスレジスタ１０３に
ロードすべきアドレスを設定する。
次にロードするデータをデータレジスタ１０４Ｃ設定し
、書込命令をコマンドレジスタ１０５に設定すると、Ｃ
３１０２の指定領域に指定のデータが書込まれる。複数
装置が同時に選択されている時は、上記動作によって複
数の装置に対して同時にデータが書込まれる。
、書込命令をコマンドレジスタ１０５に設定すると、Ｃ
３１０２の指定領域に指定のデータが書込まれる。複数
装置が同時に選択されている時は、上記動作によって複
数の装置に対して同時にデータが書込まれる。
マイクロプログラムをＣ３１０２から読出すときは、読
出しアドレスをアドレスレジスタ１０３に設定後、読出
し命令をコマンドレジスタ１０５に設定して読出Ｌ７命
令を実行すると、Ｃ３１０２から読出されたデータがバ
ッファ１０６、マルチプレクサ１０７、ドライバ１１４
を通してデータバス３３上に送出される６なお１１１〜
１１３はレシーバ（ＲＶ）、１１４，１１５はドライバ
（ＤＶ）である。
出しアドレスをアドレスレジスタ１０３に設定後、読出
し命令をコマンドレジスタ１０５に設定して読出Ｌ７命
令を実行すると、Ｃ３１０２から読出されたデータがバ
ッファ１０６、マルチプレクサ１０７、ドライバ１１４
を通してデータバス３３上に送出される６なお１１１〜
１１３はレシーバ（ＲＶ）、１１４，１１５はドライバ
（ＤＶ）である。
上述したシステムでは書込み動作に於いては、複数装置
に対してこれを同時に実行出来るが、読出し操作につい
ては、複数装置に対して同時実行を行うと複数装置から
の読出しデータが総てバス上に送出され、バス上でＯＲ
（ドツト ＯＲ）される為、複数装置に対して同時読出
しを行う事は出来無い。
に対してこれを同時に実行出来るが、読出し操作につい
ては、複数装置に対して同時実行を行うと複数装置から
の読出しデータが総てバス上に送出され、バス上でＯＲ
（ドツト ＯＲ）される為、複数装置に対して同時読出
しを行う事は出来無い。
ＩＭＰＬ動作についても例外ではなく、マイクロプログ
ラムのロードを行う時は、同時動作によって、ロードす
る装置の台数に依存する事無く１回の処理で行う事が出
来る。しかしＣＳの内容を読出して、ＩＭＰＬが正しく
行われたか否かを照合検査する為には、上記理由により
複数台の装置に対して同時に読出し操作を行うことがで
きないので、各装置毎に読出して照合検査を行う必要が
ある。従って処理装置の台数に比例して、照合検査に必
要な時間が増大する。
ラムのロードを行う時は、同時動作によって、ロードす
る装置の台数に依存する事無く１回の処理で行う事が出
来る。しかしＣＳの内容を読出して、ＩＭＰＬが正しく
行われたか否かを照合検査する為には、上記理由により
複数台の装置に対して同時に読出し操作を行うことがで
きないので、各装置毎に読出して照合検査を行う必要が
ある。従って処理装置の台数に比例して、照合検査に必
要な時間が増大する。
そこで本発明は、各処理装置のＣ８続出し回路に、Ｃ８
から読出したデータとバス上に送出されている読出しデ
ータを比較する比較回路と、両者の値が不一致の時エラ
ー信号をスティタスバス上に送出する回路を設ける事に
より、複数の処理装置のＣ８の内容を同時に読出し、そ
れでもＣＳ内容の照合検査（νａｌｉｄｉｔｙ ｃｈｅ
ｃｋ）を処理装置の台数に依存する事無く１度で実施出
来るようにするものである。
から読出したデータとバス上に送出されている読出しデ
ータを比較する比較回路と、両者の値が不一致の時エラ
ー信号をスティタスバス上に送出する回路を設ける事に
より、複数の処理装置のＣ８の内容を同時に読出し、そ
れでもＣＳ内容の照合検査（νａｌｉｄｉｔｙ ｃｈｅ
ｃｋ）を処理装置の台数に依存する事無く１度で実施出
来るようにするものである。
第１図は本発明の基本構成図で、自身のｃｓｉ０２から
読出したデータＤＡＴＡ １とバス３３上のデータＤＡ
ＴＡ ２を比較する為の比較回路１０８と、その比較結
果が不一致であった時エラー信号Ｅｒｒｏｒを送出する
為のドライバＤＶ１１６と、それを駆動する為の制御回
路１０１からの信号ＣＴＬとが中央処理装置１０に追加
されている。３４はＳＶＰに対しエラー信号Ｅｒｒｏｒ
を送るステータスバスで、各処理装置毎に設けられてい
る。
読出したデータＤＡＴＡ １とバス３３上のデータＤＡ
ＴＡ ２を比較する為の比較回路１０８と、その比較結
果が不一致であった時エラー信号Ｅｒｒｏｒを送出する
為のドライバＤＶ１１６と、それを駆動する為の制御回
路１０１からの信号ＣＴＬとが中央処理装置１０に追加
されている。３４はＳＶＰに対しエラー信号Ｅｒｒｏｒ
を送るステータスバスで、各処理装置毎に設けられてい
る。
比較回路１０８は例えばＥＯＲゲートで構成され、デー
タＤＡＴＡＩ、 ＤＡＴＡ２をビット対応で照合する。
タＤＡＴＡＩ、 ＤＡＴＡ２をビット対応で照合する。
ドライバ（ＤＶ）１．１６は比較回路１０８の出力をバ
ス３４上に送出するものであるが、その時期は制御信号
ＣＴＬで制御される。図示せぬＳＶＰはバス３４上のエ
ラー信号Ｅｒｒｏｒの有無からロードしたマイクロプロ
グラムの良否を処理装置毎に判別する。
ス３４上に送出するものであるが、その時期は制御信号
ＣＴＬで制御される。図示せぬＳＶＰはバス３４上のエ
ラー信号Ｅｒｒｏｒの有無からロードしたマイクロプロ
グラムの良否を処理装置毎に判別する。
バス上のデータＤＡＴＡ ２は、同じマイクロプログラ
ムがロードされた複数台の中央処理装置から同時に読出
された該プログラムの論理和である。従って、ＳｖＰ側
で外部記憶２４内のプログラムとバス３３上のデータＤ
ＡＴＡ ２を照合するだけではどのＣ８内のプログラム
に誤りがあるかを判別できないが、この比較を各中央処
理装置側で行い、そのエラー信号ＥｒｒｏｒをＳｖＰ側
でチエツクすると、どのＣ８内のプログラムに誤りがあ
るかを判別することができる。
ムがロードされた複数台の中央処理装置から同時に読出
された該プログラムの論理和である。従って、ＳｖＰ側
で外部記憶２４内のプログラムとバス３３上のデータＤ
ＡＴＡ ２を照合するだけではどのＣ８内のプログラム
に誤りがあるかを判別できないが、この比較を各中央処
理装置側で行い、そのエラー信号ＥｒｒｏｒをＳｖＰ側
でチエツクすると、どのＣ８内のプログラムに誤りがあ
るかを判別することができる。
例えば、全てのＣ３内のプログラムに誤りがなければ全
ての比較回路１０８は一致出力を生じ、全てのエラー信
号Ｅｒｒｏｒは正常レベル（０とする）、そしてＳｖＰ
での比較結果もＯＫである。これに対し、いずれかのＣ
８内のプログラムに誤りがあると、全てのエラー信号Ｅ
ｒｒｏｒがＯとはならず、それとＳｖＰでの比較結果か
ら誤りを判別することができる。
ての比較回路１０８は一致出力を生じ、全てのエラー信
号Ｅｒｒｏｒは正常レベル（０とする）、そしてＳｖＰ
での比較結果もＯＫである。これに対し、いずれかのＣ
８内のプログラムに誤りがあると、全てのエラー信号Ｅ
ｒｒｏｒがＯとはならず、それとＳｖＰでの比較結果か
ら誤りを判別することができる。
（実施例〕
第２図は本発明の一実施例を示す構成図で、説明を簡単
にするため２台の中央処理装置Ａ、Ｂの主要部を示しで
ある。処理装置Ａ及びＢから同時にＣ５１０２の内容を
読出す指示を行うと、各処理装置は各々Ｃ８から読出し
たデータＤＡＴＡ １をドライバ１１４を通してデータ
バス３３に送出する。
にするため２台の中央処理装置Ａ、Ｂの主要部を示しで
ある。処理装置Ａ及びＢから同時にＣ５１０２の内容を
読出す指示を行うと、各処理装置は各々Ｃ８から読出し
たデータＤＡＴＡ １をドライバ１１４を通してデータ
バス３３に送出する。
通常はデータバス３３上には任意の１装置からの出力の
みが存在する訳であるが、複数の装置に対して同時に読
出し命令を実行した場合は、データバス３３上には指定
された全装置からのデータが乗り、バス上でＯＲされる
（又はドツトアンドが取られる）。
みが存在する訳であるが、複数の装置に対して同時に読
出し命令を実行した場合は、データバス３３上には指定
された全装置からのデータが乗り、バス上でＯＲされる
（又はドツトアンドが取られる）。
表−１は複数の装置から同時にデータを読出した時、各
装置が正しい時、あるいは障害を起している時のケース
分けによる、各装置の読出しデータ値とバス上のデータ
値、又正しいデータ値、及び比較回路からのＥｒｒｏｒ
Ｏ状恕を示している。但し、（）内のＣは第３の装ｆｃ
が存在してその」 上記表−１に示す通り、項番１の各装置が正常の時はＥ
ｒｒｏｒ信号は送出されない。これに対し、項番２〜３
のように１台の装置が障害を起している時は必ずＥｒｒ
ｏｒ信号が送出されるので検出される。但しこの表から
読取れるように、エラー信号を上げた装置が障害を起し
ているとは必ずしも言えず、障害か否かは正しい結果と
組合せて判断される。項番４〜８は複数台の装置が障害
を生じているケースであり、このうち項番４〜６は複数
台の装置において、異るビット（ｂｉｔ）間で障害を検
出したケースである。この時はＥｒｒｏｒ信号が送出さ
れるので異常であることが直ちに分る。項番７〜８はシ
ステム内の全装置が同−ｂｉｔにおいて同一エラーを起
したケースである。この時はＥｒｒｏｒｊ言号は上らな
いが、実際にはバス上に読出されているデータが正しく
無いので、これをＳｖＰ側の市しいデータと比較する事
によって検出可能である。これは装置が１台の時の照合
検査と同じである。
装置が正しい時、あるいは障害を起している時のケース
分けによる、各装置の読出しデータ値とバス上のデータ
値、又正しいデータ値、及び比較回路からのＥｒｒｏｒ
Ｏ状恕を示している。但し、（）内のＣは第３の装ｆｃ
が存在してその」 上記表−１に示す通り、項番１の各装置が正常の時はＥ
ｒｒｏｒ信号は送出されない。これに対し、項番２〜３
のように１台の装置が障害を起している時は必ずＥｒｒ
ｏｒ信号が送出されるので検出される。但しこの表から
読取れるように、エラー信号を上げた装置が障害を起し
ているとは必ずしも言えず、障害か否かは正しい結果と
組合せて判断される。項番４〜８は複数台の装置が障害
を生じているケースであり、このうち項番４〜６は複数
台の装置において、異るビット（ｂｉｔ）間で障害を検
出したケースである。この時はＥｒｒｏｒ信号が送出さ
れるので異常であることが直ちに分る。項番７〜８はシ
ステム内の全装置が同−ｂｉｔにおいて同一エラーを起
したケースである。この時はＥｒｒｏｒｊ言号は上らな
いが、実際にはバス上に読出されているデータが正しく
無いので、これをＳｖＰ側の市しいデータと比較する事
によって検出可能である。これは装置が１台の時の照合
検査と同じである。
この方式では、装置Ａ、Ｂの両方が同一アドレスでエラ
ーを起した時（但しエラーを起しているビット番号は異
なる）、装置Ａ、Ｂ共に１−０のエラーなら（項番４０
ケース）、バス上のデータはＯＲによる影響を受けるこ
となく正しい値である。そして装置Ａの比較回路は自身
の読出しデータがバス上の正しいデータと不一致である
ためＥｒｒｏｒ信号を送出する。また装置Ｂの比較回路
も、自身の読出しデータと不一致であるため、Ｅｒｒｏ
ｒ信号を送出する。装置台数が２台以上であっても１−
０障害ならバス上のデータはＯＲの影響を受けず、正し
いデータであり、そしてこの場合圧しいデータを読出し
ている装置はＥｒｒｏｒ信号を送出することはない。
ーを起した時（但しエラーを起しているビット番号は異
なる）、装置Ａ、Ｂ共に１−０のエラーなら（項番４０
ケース）、バス上のデータはＯＲによる影響を受けるこ
となく正しい値である。そして装置Ａの比較回路は自身
の読出しデータがバス上の正しいデータと不一致である
ためＥｒｒｏｒ信号を送出する。また装置Ｂの比較回路
も、自身の読出しデータと不一致であるため、Ｅｒｒｏ
ｒ信号を送出する。装置台数が２台以上であっても１−
０障害ならバス上のデータはＯＲの影響を受けず、正し
いデータであり、そしてこの場合圧しいデータを読出し
ている装置はＥｒｒｏｒ信号を送出することはない。
装置がｏ−ｉｓ害を起すとバス上のデータはＯＲの影響
を受けることになり、正しいデータを読出している装置
もＥｒｒｏｒ信号を上げることになる。
を受けることになり、正しいデータを読出している装置
もＥｒｒｏｒ信号を上げることになる。
この場合はＥｒｒｏｒ信号を上げない装置が障害である
。
。
以」−述ぺたように本発明によれば、Ｃ３から続出した
データとバス上のデータを比較する為の比較回路と、両
者が不一致の時にＥｒｒｏｒ信号を送出する為のドライ
バ回路とその制御信号を処理装置側に付加するだけで、
処理装置の台数に依存する事なく、−回の読出し操作の
みで全装置のＣ８内容の照合検査を行う事が出来る為、
マイクロプログラムのロード、特にその照合検査に要す
る時間を大幅に短縮することが可能になる。
データとバス上のデータを比較する為の比較回路と、両
者が不一致の時にＥｒｒｏｒ信号を送出する為のドライ
バ回路とその制御信号を処理装置側に付加するだけで、
処理装置の台数に依存する事なく、−回の読出し操作の
みで全装置のＣ８内容の照合検査を行う事が出来る為、
マイクロプログラムのロード、特にその照合検査に要す
る時間を大幅に短縮することが可能になる。
第１図は本発明の基本構成図、
第２図は本発明の一実施例を示す構成図、第３図はマル
チプロセッサシステムの概略構成図、 第４図は従来の中央処理装置の構成図である。 図中、１０は中央処理装置、２０はサービスプロセッサ
、２４は外部記憶装置、３３はデータバス、３４はステ
ータスバス、１０２は制御記憶部、１０Ｂは比較回路、
１１６はドライバである。
チプロセッサシステムの概略構成図、 第４図は従来の中央処理装置の構成図である。 図中、１０は中央処理装置、２０はサービスプロセッサ
、２４は外部記憶装置、３３はデータバス、３４はステ
ータスバス、１０２は制御記憶部、１０Ｂは比較回路、
１１６はドライバである。
Claims (1)
- 【特許請求の範囲】 複数の中央処理装置（１０）に共通のサービスプロセッ
サ（２０）を設け、各処理装置のマイクロプログラムを
該サービスプロセッサのファイル装置（２４）から各処
理装置の制御記憶部（１０２）にロードするマイクロプ
ログラムのロード方式において、 各処理装置（１０）に、制御記憶部（１０２）から読出
したデータ（ＤＡＴＡ１）と該データが送出されるバス
（３３）上の値（ＤＡＴＡ２）とを比較する回路（１０
８）と、該回路の比較結果が不一致のときエラー信号（
Ｅｒｒｏｒ）を送出する回路（１１６）とを設け、 サービスプロセッサ（２０）は複数の処理装置（１０）
に同時に同じマイクロプログラムをロードした後に、該
複数の処理装置の制御記憶部（１０２）から同時にプロ
グラムを読出し、各時点のバス（３３）上のデータ（Ｄ
ＡＴＡ２）とファイル装置（２４）内のプログラムを比
較すると共に、上記のエラー信号（Ｅｒｒｏｒ）を監視
してロードしたマイクロプログラムの良否を処理装置毎
に判別することを特徴とするマイクロプログラムのロー
ド方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191114A JPS6346562A (ja) | 1986-08-14 | 1986-08-14 | マイクロプログラムのロ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191114A JPS6346562A (ja) | 1986-08-14 | 1986-08-14 | マイクロプログラムのロ−ド方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6346562A true JPS6346562A (ja) | 1988-02-27 |
Family
ID=16269094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191114A Pending JPS6346562A (ja) | 1986-08-14 | 1986-08-14 | マイクロプログラムのロ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6346562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8638227B2 (en) | 2003-10-10 | 2014-01-28 | Shanghai Buddy Technological Co., Ltd. | Input device, input method and application of electronic combination lock |
-
1986
- 1986-08-14 JP JP61191114A patent/JPS6346562A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8638227B2 (en) | 2003-10-10 | 2014-01-28 | Shanghai Buddy Technological Co., Ltd. | Input device, input method and application of electronic combination lock |
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