JPS6346452B2 - - Google Patents

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JPS6346452B2
JPS6346452B2 JP55009503A JP950380A JPS6346452B2 JP S6346452 B2 JPS6346452 B2 JP S6346452B2 JP 55009503 A JP55009503 A JP 55009503A JP 950380 A JP950380 A JP 950380A JP S6346452 B2 JPS6346452 B2 JP S6346452B2
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JP
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calculation means
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JP55009503A
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Binyu Jannpieeru
Angu Barusan
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ANBAARU AJANSU NASHIONARU DO BARORIZASHION DO RA RUSHERUSHU
Original Assignee
ANBAARU AJANSU NASHIONARU DO BARORIZASHION DO RA RUSHERUSHU
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Publication date
Application filed by ANBAARU AJANSU NASHIONARU DO BARORIZASHION DO RA RUSHERUSHU filed Critical ANBAARU AJANSU NASHIONARU DO BARORIZASHION DO RA RUSHERUSHU
Publication of JPS55103641A publication Critical patent/JPS55103641A/ja
Publication of JPS6346452B2 publication Critical patent/JPS6346452B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
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    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49942—Significance control
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    • G06F7/49942—Significance control
    • G06F7/49947—Rounding

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  • Mathematical Optimization (AREA)
  • Computational Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)
  • Executing Machine-Instructions (AREA)
  • Automatic Assembly (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Calculators And Similar Devices (AREA)

Description

【発明の詳細な説明】
本発明は有効数字の数の決定をともなう計算装
置に関する。 本発明の適用分野は仮数部および指数で浮動小
数点表示された数で働くデジタル計算機の分野で
ある。 計算機における数の表示は有効数字からなる有
限数で行なわれるが、これは必然的に精度の損失
を来たす。デジタル計算機は切捨てまたは丸める
ことによつて演算を行なう。切捨ての場合、使用
する数の値は常に、不足を伴なう値である。丸め
る場合、使用値は下位または上位から概算された
値である。いずれの場合であれ、結果は無効とな
る。 アルゴリズムの結果における誤りを査定するに
は、各基本算術演算毎に誤差の上限または平均値
を推定することが考えられる。しかし、誤差の上
限が毎回、アルゴリズムの基本演算に用いられる
と、最終結果における誤差の推定値はその真の値
よりはるかに大きくなる。更に、誤差の平均推定
値を考慮に入れることができるのは、誤差が基本
演算毎に独立している時だけであるが、これはア
ルゴリズムにおいてはあり得ない。 従つて、本発明の主な目的は、仮数部と指数に
よる浮動小数点表示を用いた数で行なわれる１つ
あるいはそれ以上の基本演算を含む手続きに従つ
て行なわれる計算の結果において正確な有効数字
かるなる数の決定を行い得る計算装置を提供する
ことにある。 〔課題を解決するための手段〕 本発明においては、デジタルデータを表現する
ための、デジタルデータの各個について仮数部と
指数部をもつ、浮動小数点表現を用いてデジタル
計算機において行われる演算を含む計算の結果に
おける有効数字の数の決定をともなう計算装置で
あつて、該計算装置が、 該計算を含む手順を記憶する記憶手段、 該記憶手段に接続され、少くとも一つのデータ
レジスタ、一つの結果レジスタ、および該データ
レジスタの各個と協働する補足的２進表示を記憶
する手段を包含する少くとも一つの計算手段であ
つて、該表示が、該レジスタにあらわれる、デー
タの表現において、該データレジスタに記憶され
るデータのデジタル値が切捨てられたものである
か否かに従つて第１または第２の状態を有するも
の、 該少くとも一つの計算手段に接続される少くと
も一つのランダム信号発生装置であつて、少くと
も一つのランダムビツトを発生させ、該ランダム
信号発生装置と該計算手段の間に介在する、外乱
回路を包含し、最下位けたのビツトを、ランダム
に決定されるにしたがつて、協働する補足的２進
表示が該第１の状態であるとき該データレジスタ
に導入される数の各個への加算または非加算を行
うことを目標とするもの、 該記憶手段および該少くとも一つの計算手段に
接続される少くとも一つの主制御ユニツトであつ
て、該計算手段おける該手順の実行を制御するも
の、 該少くとも一つの計算手段に接続された結果記
憶手段であつて、相互に独立的に行われる該手順
の実行の複数回における結果を記憶するもの、お
よび、 該少くとも一つの計算手段および該結果記憶手
段に接続された有効けた数決定手段であつて、該
結果の平均値および標準偏差を計算し該平均値お
よび標準偏差から該結果の一つにおける有効けた
の数を決定するもの、 を具備することを特徴とする計算の結果における
有効数字の数の決定をともなう計算装置、 が提供される。 この目的は、１つあるいはそれ以上の基本演算
からなる手続きが記録されている記憶装置と、こ
の記憶装置と接続されていて、少なくとも１つず
つのデータ・レジスタと結果レジスタとからなる
少なくとも１つの演算装置と、上記手続きの実施
を制御する１つの主制御装置とを含んでいて、仮
数部と指数による浮動小数点表示を用いた数で行
なわれる演算を含む手続きに従つて行なわれる計
算の結果における正確な有効数字からなる数を求
める計算機において、更に、各データ・レジスタ
と組合わさつていて、そのレジスタに記録されて
いるデータの数値がそのレジスタに現われる該当
データの表示において切捨てを施されているか否
かに応じて第１あるいは第２の状態をとる切捨て
情報項目を格納する補助二進素子と、演算装置と
組合わさつたランダム信号発生器と、このランダ
ム信号発生器と演算装置との間に挿置されてい
て、データ・レジスタに導入された各数へ、この
数と組合わさつた切捨て情報項目が真である時、
最下位ビツトをランダムに加える、あるいは加え
ない外乱回路と、上記手続きを数回実行して得た
結果を記録する手段と、この結果の平均値と標準
偏差を計算してその結果の１つにおける有効数字
からなる数を求める手段とを含んでいることを特
徴とする計算装置により達成される。 本発明による計算装置集合体の１つの特殊の形
態によれば計算機は、平行に動作し、１つの共通
主制御装置と接続されかつ、互いに無関係に動作
する対応の別々のランダム信号発生器と組合わさ
つた多数の演算装置を含む。 また、本発明による計算装置集合体の他の１つ
の特殊な形態によれば、切捨て情報を生じさせ、
結果レジスタと組合わさつていて、各演算装置の
行なつた演算の結果に切捨て情報項目を組合わせ
る回路を含む。 本発明の計算装置のその他の特徴や利点は添付
図面にもとづいて行なう以下の説明から明らかと
なろう。 数を浮動小数点表示すると、それら数は仮数部
と指数からなる。仮数部はｎ桁（ｎはデジタル計
算機において用いられるフオーマツトに相当する
数である）を含む。 上記数ｎがある数を精確に表示するには不十分
である場合、後者の数は切捨てを施されて、デジ
タル計算機において用いられる表示にされる。切
捨てを施された数で演算を行なうと不正確な結
果、また場合によつては異常な結果となる。 本発明によれば、同一の手続きが何回も行なわ
れる一方で、その手続きの展開が同手続きの計算
のいずれに対しても毎回かつ個々に外乱を与えら
れる。この外乱は各個の切捨てデータ毎に、仮数
部の最下位ビツトに０あるいは１をアトランダム
に加えることにより、不足分を伴なうそのデータ
の値あるいは過剰分を伴なう値を採ることであ
る。 このために、数の小数点表示において補足的な
二進素子の状態の、ある項目の切捨て情報が各個
のデジタル・データと組合わされる。この新しい
数表示が本発明の特徴の１つである。これは次の
通りである。 ここに、SMは、仮数部の符号を、 Ｍは、仮数部を、 SEは、指数の符号を、 Ｅは、指数を、 Ｔは、切捨てビツトを それぞれあらわす。 この表示モードは１の補数であるモードおよび
２の補数であるモードの両方で適用される。後者
の場合、切捨てビツトは仮数部の２の補数として
の表示である対（SM，Ｍ）と、指数の２の補数
としての表示である対（SE，Ｅ）とに組合わさ
れる。 指数とその関連符号は偏つた指数の従来技法に
より交換してもよい。 以下においては、数の切捨てが行なわれない時
切捨てビツトが０、数の切捨てが行なわれる時切
捨てビツトが１であると仮定する。これと逆の仮
定を用いることもできる。 本発明の方法は第１図、第２図に示す計算機に
より実施できる。 記憶装置MOは実行すべき手続きを含んでお
り、その手続きは行なうべき一連の代数演算から
なつている。 上記記憶装置はデータ・バスをなしている結線
LD１により演算装置Ｐ１，Ｐ２，…，Pnと相互
接続されている。各演算装置は、それ自体公知さ
れておりかつ簡単な算術演算を行なう演算器から
なる。各演算装置Ｐ１，Ｐ２，…，Pnには２個
ずつのデータ・レジスタRA１―RB１，RA２―
RB２，…，RAn―RBnおよび１個ずつの結果レ
ジスタRR１，RR２，…，RRnが組合わさつて
いる。各結果レジスタは各演算装置と組合わさつ
た専用記憶装置Ｍ１，Ｍ２，…，Mnと接続され
ている。専用記憶装置からの出力はデータ・バス
LD２により相互接続されている。 各演算装置Ｐ１，Ｐ２，…，Pnは基本制御部
材あるいは基本シーケンサＳ１，Ｓ２，…，Sn
を含んでおり、これは演算装置と一体化されてい
る。シーケンサは第１図、第２図においては演算
装置外部に示されているが、これは図示の簡明を
期してのことである。 本発明によれば、補足的二進素子TA１，TB
１，TA２，TB２，…，TAn，TBnは各デー
タ・レジスタRA１，RB１，RA２，RB２，…，
RAn，RBnと結ばれている。例えばフリツプフ
ロツプで形成してよいこの補足的二進素子には、
対応のデータ・レジスタに導入される数と組合わ
さつた切捨てビツトＴが置かれる。 各結果レジスタ（例えば、演算器Ｐ１のレジス
タRR１、第２図参照）はそれ自体公知の如く、
２語長レジスタであつて、すなわち、正規フオー
マツトの第１部分RRO１と同じフオーマツトの
拡張レジスタRRE１とを含んでいる。 本発明によれば、切捨て情報を生じさせる回路
CT１が結果レジスタRR１と組合わされる。 上記回路CT１は拡張レジスタRRE１から様々
なビツトを入力で受けるOR回路ORE１と、片方
の入力が拡張レジスタRRE１からの直列出力と
接続されているRS形フリツプフロツプＢ１とを
含んでいる。そのフリツプフロツプＢ１の第２入
力はゼロ・リセツト制御器RAZに接続されてい
る。回路ORE１およびNOR′１からの出力はOR
回路OR１と接続され、このOR回路の出力は回
路CT１からの出力を形成している。このように
して、後者、すなわち回路CT１は、ある情報項
目の損失が、拡張レジスタの右桁送り時あるいは
拡張レジスタ内のその情報項目が考慮されない場
合に、検出され得るようにする。 回路CT１からの出力情報は結果レジスタの第
１部分RRO１の内容と結合されて、演算装置Ｒ
１の実行した演算の結果と組合わさつた切捨てビ
ツトを形成する。この切捨てビツトは、後述の如
く、直ちに結果の外乱を制御するのに用いてもよ
い。この結果はその関連切捨てビツトと共にデー
タ・バスLD２上で得られ、かつ専用記憶装置Ｍ
１に格納してもよい。この同じ結果はまたデータ
線路LDP１を通じてレジスタRA１あるいはRB
１のいずれかに戻し、この結果と組合わさつた切
捨て情報項目はTA１またはTB１に置いてもよ
い。専用記憶装置Ｍ１からの出力も線路LDP１
と接続される。 制御装置PCがデータ・バスLD１，LD２と相
互接続されかつ、制御バスを形成する結線LCに
より共用記憶装置MOおよびシーケンサＳ１，Ｓ
２，…，Snと接続されている。アドレス・バス
を形成している結線LA１，LA２は制御装置PC
を共用記憶装置MOおよび専用記憶装置Ｍ１，Ｍ
２，…，Mnに接続している。 各演算装置Ｐ１，Ｐ２，…，Pnにはそれぞれ
外乱回路Ｃ１，Ｃ２，…，Cnが組合わさつてい
る。この各回路Ｃ１，Ｃ２，…，Cnはランダム
信号発生器Ｈ１，Ｈ２，…，Hnを含んでおり、
この発生器は例えば、それ自体公知の如く、ノイ
ズ増幅器からなつている。演算装置と組合わさつ
た数個のランダム信号発生器は互いに他とは無関
係に動作する。 上記各外乱回路Ｃ１，Ｃ２，…，Cnは更に、
ランダム信号発生器Ｈ１，Ｈ２，…，Hnの間に
挿置された論理回路と、外乱回路からの出力回路
を形成するマルチプレクサCS１とを含んでいる。 上記各論理回路（例えば、演算装置Ｐ１と組合
わさつた外乱回路Ｃ１のCL１、第２図参照）は
３つの２入力ANDゲートEA１，EB１，EAB１
を含んでいる。これらのゲートの１つの入力はラ
ンダム信号発生器Ｈ１から出力信号を受ける。ま
たこれらゲートEA１，EB１，EAB１のその他
の入力はそれぞれ、TA１に含まれる二進情報、
TB１に含まれる二進情報、およびOR回路OAB
１からの出力を受ける。このOR回路の入力は
TA１，TB１に含まれる二進情報を受ける。 従つて、ランダム信号発生器Ｈからの出力信号
は下記条件の１つが満たされるとマルチプレクサ
回路の多入力CS１に与えられる。 (1) RA１に記録されている数と組合わさつてい
る切捨て情報が真である。 (2) RB１に記録されている数と組合わさつてい
る切捨て情報項目が真である。 (3) RA１およびRB１に記録されている数のう
ち少なくともいずれか１つと組合わさつている
切捨て情報項目が真である。 回路CS１は上記条件(1)の時EA１の選択位置
に、また(2)の時EB１の選択位置、更に(3)の時
EAB１の選択位置にある。 例えば制御シーケンサのレベルには、このシー
ケンサに外乱が与えられた時に数と組合わさつた
切捨てビツトをゼロにする手段が設けられてい
る。 後述のように、制御装置PCは各演算装置から
出される最終結果で行なう平均値や標準偏差の計
算に用いられるマイクロプログラムを含んでよ
い。 手続きの展開、外乱、切捨てビツトの最新化、
最終結果の正確な有効数字からなる数の決定につ
いて以下に詳しく述べる。 演算装置の制御は２つのレベルで行なわれる。 第１レベルでは、演算装置のいずれも共通な制
御装置PCは共用記憶装置MOに含まれる手続き
を解釈する。制御装置PCは同じデータを同時に
全演算装置に与え、計算を指令する。制御装置は
全ての演算装置からそれらが前のタスクを終了し
たという確認を受取ると別のタスクを命令する。 第２レベルでは、基本制御シーケンサＳ１，Ｓ
２，…，Snが各演算装置Ｐ１，Ｐ２，…，Pnと
組合わさつて、切捨てフリツプフロツプTA１，
TB１，TA２，TB２，…，TAn，TBnの正規
化解除、外乱、正規化および管理等の基本動作を
管理する。 第２レベルでの制御の実施はマイクロプログラ
ム化された技術に係わる当該技術関係者にはよく
知られた技法である。従つて、ここでは演算装置
の１つ、例えばＰ１による、本発明に特有の第２
のレベルにおける制御について述べるにとどめ
る。 これらの制御はリード・オンリ・メモリあるい
は、プログラマブル論理を有する配列から始ま
る。制御は記憶装置または配列から読出された多
数の連続したフイールドα，β，γ，…によつて
発生させられる。それらはまたマイクロプロセツ
サによつても発生させられ、あるいは極端に言え
ば、制御部材を備えた各演算装置Ｐ１，Ｐ２，
…，Pnが、そのランダム・クロツクを受けるマ
イクロプロセツサであつてもよい。 例えば、制御装置PCの制御下でレジスタＡ１
（同様にレジスタＡ２，…，Anに）導入されたデ
ータＡの外乱演算について考察する。 シーケンサのフイールドαは情報TA１×Ｈ１
を選ぶためのコードを出し、ここにクロツクＨ１
の状態は不作為的である。 フイールドβは演算Ａ＋Cin１のためのコード
を発生し、ここにCin１は状態TA１＋Ｈ１を示
しかつリポート入力へ与えられる。TA１＝１，
Ｈ１＝１であればCin１＝１であり、TA１＝１，
Ｈ１＝０であればCin１＝０である。 転送フイールドはレジスタ、例えば2A１にお
けるランダム結果Ａ＋Cin１の配列を制御する。 フイールドγは結果Ａ＋Cin１を含むレジスタ
RA１と組合わさつたフリツプフロツプTA１を
ゼロにリセツトする指令を出す。 データＡの外乱演算はこれで終了である。次に
シーケンサのその他のフイールドはデータＡで行
なうべき演算に従つて従来の指令を出す。 指令を出すのは、第１レベルでは制御装置PC
である。 例として、以下に２つの数Ａ，Ｂの加算および
乗算の代数演算について述べる。演算は数個の演
算装置において同時に制御される基本演算の順序
で行なわれる。以下の説明では演算装置Ｐ１だけ
に触れる。 ＡとＢの加算演算については第３図のシーケン
ス図に従つて述べる。 数Ａはその仮数部の符号とその仮数部SMA，
MA、その指数の符号とその指数SEA，EAおよ
び切捨てビツトTAにより表示される。同様に、
数ＢはSMB，MB，SEB，EB，TBで表示され
る。 以下の演算は制御装置PCの制御下で行なわれ
る。 ― レジスタRA１の部分RMA１へのSMA，
MAのローデイングおよびTA１へのTAのロ
ーデイング ― レジスタRA１の部分REA１へのSEA，EA
のローデイング ― レジスタRB１の部分RMB１へのSMB，
MBのローデイングおよびTB１へのTBのロー
デイング ― レジスタRB１の部分REB１へのSEB，EB
のローデイング ― Ａに切捨てが行なわれた場合、Ａの外乱、外
乱を受けたＡの、RA１へのローデイング、
TA１のゼロ・リセツト ― Ｂに切捨てが行なわれた場合、Ｂの外乱、外
乱を受けたＢの、RB１へのローデイング、
TB１のゼロ・リセツト ― Ｋ＝（SEA，EA）―（SEB，EB）の決定 ― Ｋの、０との比較 ・ Ｋ＞０の場合、（SMB，MB）の右への、
Ｋの桁送り（Ｂの正規化解除）、REB１への
EB＋Ｋのローデイング、RRE１からの出力
でＴ＝１の場合TB１の１への１セツト ・ Ｋ＜０の場合、（SMA、MB）の右への、
Ｋの桁送り（Ａの正規化解除）、REA１への
EA＋Ｋのローデイング、RRE１からの出力
でＴ＝１の場合TA１の１へのセツト ― （SMA，MA）＋（SMB，MB）の計算 ― TA１またはTB１＝１の場合（SMA，MA）
＋（SMB，MB）の外乱 ― 任意レジスタへの結果のローデイング なお、各基本演算の終る毎に各演算装置は演算
終り信号を出す。全ての演算終り信号がある場合
だけ次の基本演算が命令される。すなわち、外乱
を考慮に入れて、数個の演算装置において様々な
長さの時間である特定の基本演算（例えば、桁送
り）を行なつてよい。 第４図のシーケンス図は数Ａ，Ｂの乗算を示し
ている。ＡおよびＢの起り得る外乱の相について
はこのプログラムは第３図に示すものと同じであ
る。その後で下記の基本演算が行なわれる。 ― EA＋EB＝結果の指数EABの計算 ― 積（SMA，MA）（SMA，MB）の計算。２
語長（SMAB，MAB）の結果がRR１におい
て得られる。 ― 結果の正規化 ― Ｔの０との比較および、Ｔ＝１の場合結果と
組合わさつた切捨て情報項目の１へのセツト
（このために、基本二進素子TAB１を結果レジ
スタと組合わせてよく、その素子は回路CT１
からの出力に接続されたフリツプフロツプで形
成してよい） 必要であれば、共用記憶装置MOに記録されて
いる手続きを考慮して、代数演算の各結果を次の
演算のデータとして用いてよい。なお、この点
で、結果の外乱が、その結果と組合わさつた切捨
ビツトの発生後に行なわれなかつた場合にデー
タ・レジスタへのローデイングの後行なわれる。 複数個の演算装置において実行された手続きの
明確な結果Ｒ１，Ｒ２，…，Rnが得られる場合、
それらの結果のいずれか１つ、例えば結果Ｒ１に
おける正確な有効数字からなる数の計算に入る。 この計算を行なうために、制御装置PCはすで
に演算装置の１つ（例えばＰ１）により下記の演
算を行なつている。 ― 平均値Ｒ＝R1＋R2＋…＋Rn／Ｎ（Ｎは結果の 個数）の計算 ― 分数δ2（δは標準偏差）の計算 ― 公式
【式】あるいはその 他の、統計的評価用の適当な公式によつて推計
される平均誤差の計算 ― b-c＝ε^／R1（ＣはＲ１内の正確な有効数字か らなる数、ｂは記数底（10進計算ではｂ＝10，
２進計算ではｂ＝２）となるように数Ｃの計算 数Ｃの計算後、結果Ｒは正確な有効数字からな
る数Ｃだけで浮動小数点表示してもよい。 一般には３つの結果が得られれば十分である。
関連部材を伴なつた相異なる演算装置の個数Ｎは
従つて３個に限定してよい。 上記のように、結果の１つは下位から系統的に
丸められた値を計算することにより得てよく、ま
た別の結果は上位から丸められた値を計算するこ
とにより得てよいが少なくとも第３の結果は当然
ランダム外乱により計算される。 更に、Ｃの値の安定性を、これを２つの結果に
基いて計算しかつその計算値を、33つの結果を基
に計算した値と比較することにより試験してよ
い。それら２つの計算値間の偏差が不安定を示せ
ば、少なくとも１つの結果が先の実行とは無関係
な、ランダム外乱による実行に引続いて、Ｃの計
算値が不動になるまで計算される。 勿論、前掲特許請求の範囲を逸脱することなく
本発明の計算機の上記実施例に各種変更あるいは
追加を施すことができる。
【図面の簡単な説明】
第１図は本発明の計算装置の概略図、第２図は
第１図に示す計算装置の演算部のより詳細な図、
第３図および第４図はそれぞれ、第１図の計算装
置における算術演算の展開に関するシーケンス
図、である。 MO：記憶装置、Ｐ１，Ｐ２，…Pn：演算装
置、RA１，RA２，…，RAn，RB１，RB２，
…，RBn：データ・レジスタ、RR１，RR２，
…，RRn：結果レジスタ、Ｍ１，Ｍ２，…，
Mn：専用記憶装置、Ｓ１，Ｓ２，…，Sn：シー
ケンサ、TA１，TA２，…，TAn，TB１，TB
２，…，TBn：補足的二進素子（フリツプフロ
ツプ）、PC：制御装置、Ｃ１，Ｃ２，…，Cn：
外乱回路、Ｈ１：ランダム信号発生器、CS１：
マルチプレクサ。

Claims (1)

  1. 【特許請求の範囲】 １ デジタルデータを表現するための、デジタル
    データの各個について仮数部と指数部をもつ、浮
    動小数点表現を用いてデジタル計算機において行
    われる演算を含む計算の結果における有効数字の
    数の決定をともなう計算装置であつて、該計算装
    置が、 該演算を含む手順を記憶する記憶手段、 該記憶手段に接続され、少くとも一つのデータ
    レジスタ、一つの結果レジスタ、および該データ
    レジスタの各個と協働する補足的２進表示を記憶
    する手段を包含する少くとも一つの計算手段であ
    つて、該表示が、該レジスタにあらわれる、デー
    タの表現において、該データレジスタに記憶され
    るデータのデジタル値が切捨てられたものである
    か否かに従つて第１または第２の状態を有するも
    の、 該少くとも一つの計算手段に接続される少くと
    も一つのランダム信号発生装置であつて、少くと
    も一つのランダムビツトを発生させ、該ランダム
    信号発生装置と該計算手段の間に介在する、外乱
    回路を包含し、最下位けたのビツトを、ランダム
    に決定されるにしたがつて、協働する補足的２進
    表示が該第１の状態であるとき該データレジスタ
    に導入される数の各個への加算または非加算を行
    うことを目標とするもの、 該記憶手段および該少くとも一つの計算手段に
    接続される少くとも一つの主制御ユニツトであつ
    て、該計算手段における該手順の実行を制御する
    もの、 該少くとも一つの計算手段に接続された結果記
    憶手段であつて、相互に独立的に行われる該手順
    の実行の複数回における結果を記憶するもの、お
    よび、 該少くとも一つの計算手段および該結果記憶手
    段に接続された有効けた数決定手段であつて、該
    結果の平均値および標準偏差を計算し該平均値お
    よび標準偏差から該結果の一つにおける有効けた
    の数を決定するもの、 を具備することを特徴とする計算の結果における
    有効数字の数の決定をともなう計算装置。 ２ 平行に動作し、一つの共通主制御装置と接続
    され、互いに無関係に動作する対応の別々のラン
    ダム信号発生器と組合わされた多数の演算装置を
    含むことを特徴とする、特許請求の範囲第１項に
    記載の装置。 ３ 切捨て情報を生じさせ、結果レジストと組合
    わされ、各演算装置の行なつた演算の結果に切捨
    て情報項目を組合わせる回路を含むことを特徴と
    する、特許請求の範囲第１項または第２項に記載
    の装置。
JP950380A 1979-02-02 1980-01-31 Method and apparatus for randamized calculation from either upper or lower digits to provide numerics with accurate effecitve numerics Granted JPS55103641A (en)

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FR7902784A FR2448188A1 (fr) 1979-02-02 1979-02-02 Procede et ensemble de calcul, aleatoirement par exces ou par defaut, pour fournir des resultats de calcul avec le nombre de chiffres significatifs exacts

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JPS55103641A JPS55103641A (en) 1980-08-08
JPS6346452B2 true JPS6346452B2 (ja) 1988-09-14

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JP950380A Granted JPS55103641A (en) 1979-02-02 1980-01-31 Method and apparatus for randamized calculation from either upper or lower digits to provide numerics with accurate effecitve numerics
JP63029027A Granted JPS63211428A (ja) 1979-02-02 1988-02-12 計算の結果における正確な有効数字の数を検出しつつ演算が行われるデジタル計算装置の制御方法

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JP63029027A Granted JPS63211428A (ja) 1979-02-02 1988-02-12 計算の結果における正確な有効数字の数を検出しつつ演算が行われるデジタル計算装置の制御方法

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727506A (en) * 1985-03-25 1988-02-23 Rca Corporation Digital scaling circuitry with truncation offset compensation
US4831576A (en) * 1986-05-06 1989-05-16 Yamaha Corporation Multiplier circuit
JPH02293928A (ja) * 1989-05-08 1990-12-05 Nec Ic Microcomput Syst Ltd マイクロコンピュータ
US5325316A (en) * 1990-10-11 1994-06-28 Fujitsu Limited Compression processing method of real number data in processing system and apparatus therefor
US10540143B2 (en) 2015-10-24 2020-01-21 Alan A. Jorgensen Apparatus for calculating and retaining a bound on error during floating point operations and methods thereof
US9817662B2 (en) 2015-10-24 2017-11-14 Alan A Jorgensen Apparatus for calculating and retaining a bound on error during floating point operations and methods thereof

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3569685A (en) * 1968-07-11 1971-03-09 Fairchild Camera Instr Co Precision controlled arithmetic processing system
US3699326A (en) * 1971-05-05 1972-10-17 Honeywell Inf Systems Rounding numbers expressed in 2{40 s complement notation
US4110831A (en) * 1977-06-29 1978-08-29 International Business Machines Corporation Method and means for tracking digit significance in arithmetic operations executed on decimal computers

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JPS55103641A (en) 1980-08-08
EP0018238B1 (fr) 1984-02-01
DE3066328D1 (en) 1984-03-08
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ATE6099T1 (de) 1984-02-15
FR2448188B1 (ja) 1982-10-29
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