JPS6343345A - Integrated circuit - Google Patents
Integrated circuitInfo
- Publication number
- JPS6343345A JPS6343345A JP61187114A JP18711486A JPS6343345A JP S6343345 A JPS6343345 A JP S6343345A JP 61187114 A JP61187114 A JP 61187114A JP 18711486 A JP18711486 A JP 18711486A JP S6343345 A JPS6343345 A JP S6343345A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- load
- wiring
- standard cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 101100452680 Arabidopsis thaliana INVC gene Proteins 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はスタンダードセル方式の集積回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to standard cell integrated circuits.
従来の技術
従来、スタンダードセル方式の集積回路の設計に於いて
は、同一の論理回路であっても、その出力負荷に応じて
出力インピダンスの異なる各種スタンダードセルを用意
しなければならなかった。BACKGROUND OF THE INVENTION Conventionally, in designing standard cell type integrated circuits, it has been necessary to prepare various standard cells having different output impedances depending on the output load, even if the logic circuit is the same.
つま夛論理設計の段階で各論理セルの出力端子が、後続
の論理セルの何個の入力端子に接続されているかに応じ
て各論理セルの必要な出力インピダンスが決定される。At the stage of multiple logic design, the required output impedance of each logic cell is determined depending on how many input terminals of subsequent logic cells the output terminal of each logic cell is connected to.
出力端子に接続される入力端子数をファンアウトと呼ぶ
。The number of input terminals connected to an output terminal is called fanout.
例えば、インバータという論理セルについても、その出
力インビダンスに応じて、ファンアウト１〜６用のもの
をＩＮＶ人、ファンアウト６〜１０用のものをＩＮＩ／
Ｂ、７アンアウト１１〜１５用のものをＩＮＶＣという
ように、各種用意して登録しておかなければならない。For example, regarding a logic cell called an inverter, depending on its output impedance, those for fanouts 1 to 6 are INV, and those for fanouts 6 to 10 are INI.
B. Various types of INVC must be prepared and registered for 7 unouts 11 to 15.
論理設計に於いて、例えばファンアウト１２のインバー
タにはＩＮＶＣ：を指定しておかなければならない。In logic design, INVC: must be specified for an inverter with a fanout of 12, for example.
以上で作成された論理設計の各論理セルの接続関係の定
義（以後ネッ） ＩＪストと呼ぶ）を計算機に入力し、
所定の規則に従ってスタンダードセルの配置・配線を行
う。Input the definition of the connection relationship of each logic cell of the logic design created above (hereinafter referred to as IJ list) into the computer,
Standard cells are placed and wired according to predetermined rules.
発明が解決しようとする問題点
このような、従来のスタンダードセル方式の集積回路を
設計するについては、次の二つの問題があった。Problems to be Solved by the Invention When designing such a conventional standard cell type integrated circuit, there are the following two problems.
１つは、同−輪理のセルであっても、出力インビダンス
の異なるスタンダードセルを複数個用意しなければなら
ず、データベースが大きくなる。One is that a plurality of standard cells with different output impedances must be prepared even if the cells are of the same ring shape, which increases the size of the database.
２番目には、論理設計の段階ではファンアウト数でスタ
ンダードセルの種類を指定するが、スタンダードセルの
配置・配線後は、実際には配線による負荷が加算される
ことになる。つまり配線による負荷が大きすぎて、論理
設計時に指定したスタンダードセルでは動作しない可能
性がある。Second, at the logic design stage, the type of standard cell is specified by the fan-out number, but after the standard cell is placed and wired, the load due to wiring is actually added. In other words, the load caused by the wiring is so large that the standard cell specified during logic design may not work.
本発明は、このような２つの問題点を解消せんとするも
のである。The present invention aims to solve these two problems.
問題点を解決するだめの手段
論理回路の出力インピダンスは、出力用トランジスタの
サイズによる。例えばＭＯ５型トランジスタではゲート
長をＬ、ゲート幅をＷとすると、出力インピダンス工Ｗ
／Ｌ
の関係がある。つまりＬ＝一定とすると、出力インビダ
ンスｃｃＷ
となる。プロセスと設計の定数によって異なるが、−例
としである条件（Ｌ−１μｍ）でＷ＝１μｍ当りの出力
インピダンスは、ＰチャネルでＱ、１ ｍＡ／’ｉ 、
Ｎチャネルで０．２ ｍム／Ｖであった。Means to Solve the Problem The output impedance of a logic circuit depends on the size of the output transistor. For example, in an MO5 type transistor, if the gate length is L and the gate width is W, then the output impedance is W
There is a relationship of /L. That is, if L=constant, the output impedance becomes ccW. Depending on process and design constants, the output impedance per W = 1 μm for example conditions (L-1 μm) is Q, 1 mA/'i for the P channel,
It was 0.2 mm/V for N channel.
つ１す、同じ出力片間特性（出力の立上シ時間、出力の
立１・°す１１．１７．１ｉ−ｊｌ ）を得るためには
、負荷がＮ倍であればＮ倍のＷが必要と上る。First, in order to obtain the same output side-to-side characteristics (output rise time, output rise time 1.17.1i-jl), if the load is N times, W must be I go up as necessary.
現実の論理設計では多種の負荷を存在するので、それを
想定して同−輪理で、出力トランジスタのサイズの異な
るセルを多数用意する必要があった。In actual logic design, there are many different types of loads, so it was necessary to take this into account and prepare many cells with different sizes of output transistors in the same circuit.
本発明では、Ｗをイクスパンダブル（可変長）設計にし
ておいて、スタンダードセルの配置・配線が確定したあ
と、一定の規則に従ってＷのサイズを決定するものであ
る。In the present invention, W is designed to be expandable (variable length), and after the arrangement and wiring of standard cells are determined, the size of W is determined according to a certain rule.
作用
スタンダードセルは出力インビダンス可変のセルとしぞ
設計されているので、一つの論理回路につき一つのセル
を用意するだけでよいつまたスタンダードセルの配置・
配線が確定した後に、負荷に応じて出力トランジスタの
Ｗを決定すると、所望の出力時間特性が得られるＯ実施
例
本発明の１実施例を２人力ＡＮＤ回路について、第１図
に従って説明する。Function Standard cells are designed as cells with variable output impedance, so you only need to prepare one cell for each logic circuit.
Embodiment 1 A desired output time characteristic can be obtained by determining the W of the output transistor according to the load after the wiring is determined.O Embodiment An embodiment of the present invention will be described with reference to FIG. 1 for a two-man power AND circuit.
第１図は２人力ＡＮＤ回路のシンボル図である。FIG. 1 is a symbol diagram of a two-person AND circuit.
２人力ＡＮＤ回路は、２人力ＮＡＮＤ回路とＩＮＶ回路
（インバータ回路）に分解されるが、第２図は、その分
解した場合のシンボル図である。A two-man power AND circuit is decomposed into a two-man power NAND circuit and an INV circuit (inverter circuit), and FIG. 2 is a symbol diagram of the decomposition.
本発明では、出力インビダンスを可変にすることがポイ
ントであるので、本実施例においては、ＩＮＶ回路の出
力インビダンスを可変にするものとする。Since the key point of the present invention is to make the output impedance variable, the output impedance of the INV circuit is made variable in this embodiment.
第３図は、第２図に対応するマスク図である。FIG. 3 is a mask diagram corresponding to FIG. 2.
簡単化のため２人力ＮＡＮＤ回路の部分について（ｒｉ
マスク図を省略してシンボルで表わした。またこのＩＮ
Ｖ回路については、０ＭＯ３について書いである。Regarding the part of the two-man NAND circuit for simplicity (ri
The mask diagram is omitted and is represented by a symbol. Also this IN
Regarding the V circuit, it is written about 0MO3.
ＷＰはＩＮＶ回路のＰチャネルトランジスタの幅、ＷＮ
はＩＮＶ回路のＮチャネルトランジスタの幅を示す。WP is the width of the P-channel transistor of the INV circuit, WN
indicates the width of the N-channel transistor of the INV circuit.
本実施例では、このＷＰ、ＷＮがイクスパンダブル（可
変長）に設計されている。In this embodiment, the WP and WN are designed to be expandable (variable length).
つまり本実施例の２人力人ＮＤ回路のスタンダードセル
は、第３図に示すように、２つの入力端子ＩＮ１．ＩＮ
２と１つの出力端子ＯＵＴがセルの上下端に設けられ、
出力用トランジスタ’ｒ、、’ｒ２がイクスパンダブル
に設計されている。In other words, the standard cell of the two-person ND circuit of this embodiment has two input terminals IN1 and 2, as shown in FIG. IN
2 and one output terminal OUT are provided at the upper and lower ends of the cell,
The output transistors 'r, ,'r2 are designed to be expandable.
つまり２人力ＡＮＤ回路のスタンダードセルは１個だけ
用意しておけばよい。このセル名を２人ＮＤとする。In other words, it is only necessary to prepare one standard cell for the two-man-powered AND circuit. Let this cell name be 2-person ND.
次に計算機にネットリスト（各論理セルの接続関係の定
義）を入力して従来と同様、所定の規則によりスタンダ
ードセルの配置・配線を行う。Next, a netlist (definition of connection relationships between each logic cell) is input into a computer, and standard cells are placed and wired according to predetermined rules, as in the past.
配置・配線の後、各スタンダードセルの出力端子の負荷
を計算する。負荷は、ファンアウトに対応する容量と配
線に対応する容量の合計である。After placement and wiring, calculate the load on the output terminal of each standard cell. The load is the sum of the capacitance corresponding to fan-out and the capacitance corresponding to wiring.
また負荷は容量（Ｃ’）のみならず、必要によって抵抗
（Ｒ）も含めてもよい。Further, the load may include not only the capacitance (C') but also a resistance (R) if necessary.
本実施例ではこの負荷に対応して、スタンダードセルの
出力トランジスタＴ、 、 Ｔ２のＷＰとＷＮが決定さ
れる。出力トランジスタのＷＰとＷＮはイクスパンダブ
ルに設計されているので、セル配置後であっても自由に
設定することができる。In this embodiment, the WP and WN of the standard cell output transistors T, , T2 are determined in accordance with this load. Since the output transistors WP and WN are designed to be expandable, they can be freely set even after the cells are placed.
第４図にＷＰ又はＷＮが様々のサイズ（Ｗ１〜Ｗ３）に
自由に設定された状態を示す。第４図において１はＭＯ
Ｓ ）ランジスタのゲート、２は同トランジスタのソー
ス領域、３は同トランジスタのドレイン領域である。FIG. 4 shows a state in which WP or WN is freely set to various sizes (W1 to W3). In Figure 4, 1 is MO
S) The gate of the transistor, 2 is the source region of the transistor, and 3 is the drain region of the transistor.
ある出力トランジスタの最適なＷを求め方の一例を示す
。出力トランジスタの配線及びファンアウトの負荷容量
を０Ｌ（ｐＦ）、出力トランジスタのゲート幅１μｍあ
たシの最適負荷容量をａ （１１７８ｍ）、出力トラン
ジスタのゲート幅１μｍあたりの自身の負荷容量をｂ（
１１７８ｍ）とすると、ＶＩ＝−（ＣＬ＋ｂ−ｗ）
＋＋・＋＋＋ｌｌ’ｌｌ （１）つまり
Ｗ ＝ −ＣＬ となる。An example of how to find the optimum W for a certain output transistor will be shown. The load capacitance of the wiring and fanout of the output transistor is 0L (pF), the optimum load capacitance per 1 μm gate width of the output transistor is a (1178 m), and the own load capacitance per 1 μm gate width of the output transistor is b (
1178m), then VI=-(CL+b-w)
++・+++ll'll (1) In other words, W = -CL.
−ｂ
今仮にＡ ＝ ０．１ ｐＦ ／ μｍ 、 ｂ ＝０
．０１ ＰＦ／μｎ 。-b Now suppose A = 0.1 pF/μm, b = 0
．． 01 PF/μn.
ＣＬ：ｌ：０．５ ｐＦ とするとＷ＝：５．６μｍ
である。When CL:l:0.5 pF, W=:5.6μm
It is.
発明の効果
本発明によれば、単一の論理回路について一個のスタン
ダードセルを用意するだけでよい。従ってデータベース
が小さくて済む。また論理設計の際ファンアウトを考慮
しなくてよいため設計が容易となる。Effects of the Invention According to the present invention, it is only necessary to prepare one standard cell for a single logic circuit. Therefore, the database can be small. Furthermore, since there is no need to consider fan-out during logic design, design becomes easier.
また本発明によれば、論理設計のネットリストに従って
スタンダードセルの配置・配線が完了した後に、実際の
出力負荷に対応して出力インピダンスが決定される。従
って、最適な出力時間特性が得られる。Further, according to the present invention, after the placement and wiring of the standard cells is completed according to the netlist of the logic design, the output impedance is determined in accordance with the actual output load. Therefore, optimum output time characteristics can be obtained.
第１図および第２図は２人力ＡＮＤ回路のシンボル図、
第３図は本発明の一実施例における２入力ＡＮＤ回路の
マスク図、第４図は本発明における出力トランジスタの
マスク図である。
ＩＮｌ 、ＩＮ２・・・・・・入力端子、ＯＵＴ・・・
・・・出力端子、Ｔ、 、 Ｔ２・・・・・・出力用ト
ランジスタ、ＷＰ。
ＷＮ・・・・・・チャンネル幅。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名書
１ 図
第２図
渠 ３ 図Figures 1 and 2 are symbol diagrams of a two-person AND circuit,
FIG. 3 is a mask diagram of a two-input AND circuit in one embodiment of the present invention, and FIG. 4 is a mask diagram of an output transistor in the present invention. INl, IN2...Input terminal, OUT...
...output terminal, T, , T2...output transistor, WP. WN...Channel width. Name of agent: Patent attorney Toshio Nakao and one other person
1 Figure 2 Channel 3 Figure
Claims (2)
に接続される負荷の量に対応して前記出力端子の出力イ
ンピダンスが設定されてなる集積回路。(1) An integrated circuit in which the output impedance of the output terminal is set in accordance with the amount of load connected to the output terminal when arranging and wiring the standard cell.
いて、スタンダードセルの配置・配線が確定した後、前
記出力トランジスタに接続する全負荷の量に対応して該
出力トランジスタのサイズが設定されることを特徴とす
る集積回路。(2) The size of the output transistor is designed to have a variable length, and after the placement and wiring of the standard cell is determined, the size of the output transistor is set in accordance with the amount of the total load connected to the output transistor. An integrated circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61187114A JPS6343345A (en) | 1986-08-08 | 1986-08-08 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61187114A JPS6343345A (en) | 1986-08-08 | 1986-08-08 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6343345A true JPS6343345A (en) | 1988-02-24 |
Family
ID=16200349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61187114A Pending JPS6343345A (en) | 1986-08-08 | 1986-08-08 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6343345A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0720233A2 (en) * | 1994-12-27 | 1996-07-03 | Nec Corporation | Library group and semiconductor integrated circuit structured thereof |
| JPH08274200A (en) * | 1995-03-30 | 1996-10-18 | Nec Corp | Bicmos logic integrated circuit |
-
1986
- 1986-08-08 JP JP61187114A patent/JPS6343345A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0720233A2 (en) * | 1994-12-27 | 1996-07-03 | Nec Corporation | Library group and semiconductor integrated circuit structured thereof |
| US5663662A (en) * | 1994-12-27 | 1997-09-02 | Nec Corporation | Library group and semiconductor integrated circuit structured thereof |
| EP0720233A3 (en) * | 1994-12-27 | 2001-06-13 | Nec Corporation | Library group and semiconductor integrated circuit structured thereof |
| JPH08274200A (en) * | 1995-03-30 | 1996-10-18 | Nec Corp | Bicmos logic integrated circuit |
| US6037637A (en) * | 1995-03-30 | 2000-03-14 | Nec Corporation | BiCMOS logical integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7895551B2 (en) | Generation of standard cell library components with increased signal routing resources | |
| US7500214B2 (en) | System and method for reducing design cycle time for designing input/output cells | |
| US4839821A (en) | Automatic cell-layout arranging method and apparatus for polycell logic LSI | |
| KR930001749B1 (en) | Programmable logic circuit | |
| JP2954223B2 (en) | Method for manufacturing semiconductor device | |
| US7062739B2 (en) | Gate reuse methodology for diffused cell-based IP blocks in platform-based silicon products | |
| US6477696B2 (en) | Routing definition to optimize layout design of standard cells | |
| JPS6343345A (en) | Integrated circuit | |
| Hoe et al. | Dynamic GaAs capacitively coupled domino logic (CCDL) | |
| US6742172B2 (en) | Mask-programmable logic devices with programmable gate array sites | |
| US3531662A (en) | Batch fabrication arrangement for integrated circuits | |
| JP2004512710A (en) | Decimated programmable logic array | |
| JPH0384951A (en) | Layout design of integrated circuit | |
| EP0875092A1 (en) | Logic circuits | |
| JP2786017B2 (en) | Method for manufacturing semiconductor integrated circuit | |
| US6294929B1 (en) | Balanced-delay programmable logic array and method for balancing programmable logic array delays | |
| JP2790090B2 (en) | Automatic layout method of semiconductor integrated circuit | |
| JP3247455B2 (en) | Verification device for integrated circuit mask pattern | |
| JPH06260600A (en) | Logic circuit | |
| JPS60115241A (en) | Logic cell for lsi device and lsi device using | |
| JPH02246421A (en) | Semiconductor integrated circuit | |
| JP2705863B2 (en) | Logic circuit formation method | |
| JPH03222457A (en) | Standard cell and automatic arranging and wiring method | |
| JP2000200834A (en) | Logic cell, mask layout method and semiconductor device | |
| CN113113404A (en) | Integrated circuit structure, device and computer-implemented method |