JPS6341950A - Branch instruction execution measurement controlling system - Google Patents
Branch instruction execution measurement controlling systemInfo
- Publication number
- JPS6341950A JPS6341950A JP61185779A JP18577986A JPS6341950A JP S6341950 A JPS6341950 A JP S6341950A JP 61185779 A JP61185779 A JP 61185779A JP 18577986 A JP18577986 A JP 18577986A JP S6341950 A JPS6341950 A JP S6341950A
- Authority
- JP
- Japan
- Prior art keywords
- branch instruction
- instruction code
- interrupt
- main storage
- load module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005259 measurement Methods 0.000 title claims description 7
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
(産業上の利用分野ン
本発明は情報処理装置システムにおける命令トレース方
式に関し、特に分岐命令の実行測定制御に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Field of Application) The present invention relates to an instruction tracing method in an information processing system, and more particularly to execution measurement control of branch instructions.
(従来の技術)
従来、この種の技術にお論ては、ロードモジュールが実
行されるときに主記憶装置に対し、その全命令の実行ご
とに割込み、その時点での命令アドレス、命令コード、
およびデータアドレスを採取して記録する方式は実現さ
れていた。(Prior Art) Conventionally, in this type of technology, when a load module is executed, an interrupt is sent to the main memory every time all of its instructions are executed, and the instruction address, instruction code, and
A method for collecting and recording data addresses has been realized.
しかし、分岐命令のみの実行ごとに割込み、命令コード
と行番号とを採取して記録し、それら命令コードと行番
号とをロードモジュールの原形であるソースプログラム
と比較してプログラムロジックの実行トレースを編集出
力する方式は実現されていなかった。However, each time only a branch instruction is executed, an interrupt, instruction code and line number are collected and recorded, and these instruction codes and line numbers are compared with the source program, which is the original form of the load module, to trace the execution of the program logic. A method for editing and outputting was not realized.
(発明が解決しようとする問題点)
上述した従来の命令トレース方式は、ロードモジュール
が実行されるときに主記憶装置に対してすべての命令の
実行ごとに割込み、種々のデータを採取して記録してい
たため、割込iれる側のプログラムの実行速度が、割込
まれないときのそれに比べて約100倍(中央処理装置
の比)も遅くなってしまりと云う欠点がある。(Problems to be Solved by the Invention) The conventional instruction tracing method described above interrupts the main memory every time every instruction is executed when a load module is executed, and collects and records various data. This has the drawback that the execution speed of the program receiving the interrupt is approximately 100 times slower (by the central processing unit) than when the program is not interrupted.
本発明の目的は、分岐命令のみにロードモジュールが実
行さ九る主記憶装置に対して割込み、その時点での命令
コードと行番号とを採取して記録し、それらの命令コー
ドと行番号とをロードモジュールの原形であるソースプ
ログラムと比較して、プログラムロジックの実行トレー
スを編集出力することによって上記欠点を除去し、分岐
における処理速度の低下を防ぐことができるように構成
した分岐命令実行測定制御方式を提供することにある。An object of the present invention is to interrupt the main memory when a load module is executed only in response to a branch instruction, collect and record the instruction code and line number at that point, and record the instruction code and line number. A branch instruction execution measurement system that eliminates the above drawbacks by comparing the code with the source program, which is the original form of the load module, and editing and outputting the execution trace of the program logic, thereby preventing a decrease in processing speed at branches. The objective is to provide a control method.
(問題点を解決するための手段)
本発明による分岐命令実行測定制御方式は主記憶装置割
込み手段と、プログラム実行トレース編集手段とを具備
して構成したものである。(Means for Solving the Problems) The branch instruction execution measurement control method according to the present invention is configured to include main memory interrupt means and program execution trace editing means.
主記憶装置割込み手段は、ロードモジュールの実行に使
用される主記憶装置に対する分岐命令の実行時のみに主
記憶装置に割込みを発生させ、割込みの発生時点での命
令コードと行番号とを採取して記録するためのものであ
る。The main memory interrupt means generates an interrupt in the main memory only when a branch instruction is executed to the main memory used to execute the load module, and collects the instruction code and line number at the time the interrupt occurs. This is for recording the information.
プログラム実行トレース編集手段は、命令コードと行番
号とをロードモジュールの原形であ乙ソースプログラム
と比欲して、プログラムロジックの実行トレースを編集
出力するためのものである。The program execution trace editing means is for editing and outputting the execution trace of the program logic by comparing the instruction code and line number with the original source program of the load module.
(実 流側) 次に、本発明について図面を参照して説明する。(Actual flow side) Next, the present invention will be explained with reference to the drawings.
第1図は、本発明による分岐命令実行測定制御方式の一
実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a branch instruction execution measurement control method according to the present invention.
第1図において本実施例はロードモジュールlと、主記
憶装置2と、上記tl装fR2の内部の分岐命令実行ト
レース記憶域3と、王記憶装置割込み手段4と、伍気テ
ープ装豊5と、ソースプログラム6と、プログラム実行
トレース編集手段7と、プリンタ装置i8とによって構
成さ几る。In FIG. 1, this embodiment includes a load module 1, a main memory 2, a branch instruction execution trace storage area 3 inside the TL device fR2, a memory device interrupt means 4, and a goki tape device 5. , a source program 6, a program execution trace editing means 7, and a printer device i8.
ロードモジュール1の主記憶装置2で実行される過程に
おいて、命令が分岐命令のときにのみ主記憶装置割込み
手段4は主記憶装置2に割込み、そのときの分岐命令コ
ードを割込み命令コードに置換える。同時に、主記憶装
置割込み手段は、そのときの命令コードと行番号とを分
岐命令実行トレース記憶域3に順次書込む。分岐命令実
行トレース記憶域3にデータが記録されたことが確認さ
nると、主記憶装f12の内部の割込み命令コードは、
元の分岐命令コードに再び!換えられる。During the process of execution in the main memory 2 of the load module 1, the main memory interrupt means 4 interrupts the main memory 2 only when the instruction is a branch instruction, and replaces the branch instruction code at that time with an interrupt instruction code. . At the same time, the main memory interrupt means sequentially writes the current instruction code and line number into the branch instruction execution trace storage area 3. When it is confirmed that the data has been recorded in the branch instruction execution trace storage area 3, the interrupt instruction code inside the main memory f12 is
Back to the original branch instruction code! Can be replaced.
以上の状況を、第2図を参照して具体的に説明する。The above situation will be specifically explained with reference to FIG.
第2図(a)は、主記憶装fi12の内部で第1のロー
ドモジュールが実行されているようすを示している。−
例ではあるが、行番号100行目に第1の分岐命令が存
在し、230行目に第2の分岐命令が存在して^る。FIG. 2(a) shows the first load module being executed inside the main storage device fi12. −
As an example, the first branch instruction exists at the 100th line, and the second branch instruction exists at the 230th line.
第2図(b)は第1のロードモジュールの実行が行番号
100行目まできたときに、主記憶装置割込み手段4が
主記憶装置2に割込み、第1の分岐命令コードを第1の
割込み命令コードに置換えているようす金示している。FIG. 2(b) shows that when the execution of the first load module reaches the 100th line, the main memory interrupt means 4 interrupts the main memory 2 and sends the first branch instruction code to the first interrupt. It shows how the instruction code is replaced.
その結果、主記憶装置2の内部の分岐命令実行トレース
記憶域3に行番号の100行目と第1の分岐命令コード
とが記録される。As a result, the 100th line of the line number and the first branch instruction code are recorded in the branch instruction execution trace storage area 3 inside the main storage device 2.
第2図(C)は分岐命令実行トレース記憶域3に行番号
の100行目と、第1の分岐命令コードとが記録された
ことが確認された後、再び第1の割込み命令コードを第
1の分岐命令コードに戻しているようすを示している。FIG. 2(C) shows that after it is confirmed that the 100th line of the line number and the first branch instruction code have been recorded in the branch instruction execution trace storage area 3, the first interrupt instruction code is written again. This shows how the branch instruction code is returned to 1.
その結果、第1のロードモジュールの行番号100行目
が実行され、その次に実行されるべき行番号へと処理が
移ってゆく。As a result, line number 100 of the first load module is executed, and the process moves to the next line number to be executed.
第2図(d)は、その後で第1のロードモジュールが実
行された結果として、分岐命令実行トレース記憶域3に
、順次実行された行番号と分岐命令コードとが記録され
ているようすを示している。FIG. 2(d) shows how sequentially executed line numbers and branch instruction codes are recorded in the branch instruction execution trace storage area 3 as a result of the first load module being executed thereafter. ing.
以上の過程を経て、記録された分岐命令コードと行番号
との組は、プログラム実行トレース編集手段7において
第1のロードモジュールの原形であるソースプログラム
6とi@次kk3さn1その結果がプリンタ装置8に出
力される。Through the above process, the recorded set of branch instruction code and line number is stored in the program execution trace editing means 7 as the source program 6, which is the original form of the first load module, and the result is printed on the printer. It is output to device 8.
(発明の効果)
以上説明したように本発明は、ロードモジュールが主起
tii装置の内部で実行されるときに、実行される分岐
命令の命令コードと行番号とのみを順次記録し、その結
果をソースプログラムと比較することにより、プログラ
ムロジックがどのように実行されているか、また、どの
ロジックの使用頻度が高いかをロードモジュールを実行
しながら測定することができると云う効果がある。(Effects of the Invention) As explained above, the present invention sequentially records only the instruction code and line number of the branch instruction to be executed when the load module is executed inside the main TII device, and By comparing the program logic with the source program, it is possible to measure how the program logic is being executed and which logic is frequently used while executing the load module.
第1図は、本発明による分岐命令実行測定制御方式を実
現する一実施例を示すブロック図である。
第2図(a)〜(d)は、それぞ九主記憶装置と分岐命
令実行トレース記憶域とに対する主記憶装置割込み手段
の動作を示す説明図である。
1・・・ロードモジュール 2・・・主記憶装置3・
・・分岐命令実行トレース記憶域
4・・・主記憶装債割込み手段
5・・・磁気テープ装置
6・・・ソースプログラム
7・・・プログラム実行トレース編集手段8・・・プリ
ンタ装置FIG. 1 is a block diagram showing an embodiment of the branch instruction execution measurement control method according to the present invention. FIGS. 2(a) to 2(d) are explanatory diagrams showing the operation of the main memory interrupt means for the main memory and the branch instruction execution trace storage area, respectively. 1...Load module 2...Main storage device 3.
... Branch instruction execution trace storage area 4 ... Main memory interrupt means 5 ... Magnetic tape device 6 ... Source program 7 ... Program execution trace editing means 8 ... Printer device
Claims (1)
る分岐命令の実行時のみに前記主記憶装置に割込みを発
生させ、前記割込みの発生時点での命令コードと行番号
とを採取して記録するための主記憶装置割込み手段と、
前記命令コードと前記行番号とを前記ロードモジュール
の原形であるソースプログラムと比較して、プログラム
ロジックの実行トレースを編集出力するためのプログラ
ム実行トレース編集手段とを具備して構成したことを特
徴とする分岐命令実行測定制御方式。Generates an interrupt in the main memory only when a branch instruction is executed to the main memory used to execute the load module, and collects and records the instruction code and line number at the time of occurrence of the interrupt. main memory interrupt means;
The present invention is characterized by comprising a program execution trace editing means for comparing the instruction code and the line number with a source program that is an original form of the load module, and editing and outputting an execution trace of program logic. Branch instruction execution measurement control method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61185779A JPS6341950A (en) | 1986-08-07 | 1986-08-07 | Branch instruction execution measurement controlling system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61185779A JPS6341950A (en) | 1986-08-07 | 1986-08-07 | Branch instruction execution measurement controlling system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6341950A true JPS6341950A (en) | 1988-02-23 |
Family
ID=16176746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61185779A Pending JPS6341950A (en) | 1986-08-07 | 1986-08-07 | Branch instruction execution measurement controlling system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6341950A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5956511A (en) * | 1996-03-29 | 1999-09-21 | Kabushiki Kaisha Toshiba | Program development support apparatus, program development support method, and storage medium therefor |
-
1986
- 1986-08-07 JP JP61185779A patent/JPS6341950A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5956511A (en) * | 1996-03-29 | 1999-09-21 | Kabushiki Kaisha Toshiba | Program development support apparatus, program development support method, and storage medium therefor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS63113623A (en) | Sector buffer control system | |
JPS6341950A (en) | Branch instruction execution measurement controlling system | |
JP2518390B2 (en) | System performance monitoring method | |
JPH01147741A (en) | Program tracing system | |
WO1989002100A1 (en) | Signal trace control system for pmc | |
JPH05173846A (en) | Fault analysis information tracing method | |
JPS60169946A (en) | Task control system | |
JPH0326416B2 (en) | ||
JPS5833631B2 (en) | data processing system | |
JPS6341948A (en) | Symbolic debug system | |
JPS6222900Y2 (en) | ||
JPH01140351A (en) | Data processor | |
JPH02242447A (en) | Memory dump collecting system | |
JPH02195448A (en) | Device for tracing instruction | |
JPH05298144A (en) | Data trace system | |
JPH02210554A (en) | Program control system | |
JPH0373012B2 (en) | ||
JPH05204710A (en) | Event tracer | |
JPS58181158A (en) | Storage device of state history | |
JPS62251845A (en) | Program debugging device | |
JPH02310737A (en) | Tracer control system | |
JPH04352242A (en) | Data history recording system for information processor | |
JPS62182942A (en) | Program debugger | |
JPS60147853A (en) | System for storing hystory of microprocessor running condition | |
JPH04335447A (en) | Data collecting method at the time when exception is generated |