JPS6339788Y2

JPS6339788Y2 -

Info

Publication number: JPS6339788Y2
Application number: JP9352483U
Authority: JP
Priority date: 1983-06-18
Filing date: 1983-06-18
Publication date: 1988-10-19
Also published as: JPS605550U

Description

【考案の詳細な説明】 (イ) 産業上の利用分野この考案は除算器、特にプロセス制御に用いら
れる除算器に関する。[Detailed description of the invention] (a) Industrial application field This invention relates to a divider, particularly a divider used in process control.

(ロ) 従来技術プロセス制御に用いられる除算器は、分母入力
信号をE1、分子入力信号をE2、出力信号をE0と
すると、E0＝4K（E2−１）／（E1−１）＋１の演
算式で表されるが、この式で示す比例定数Ｋは、
除算器の使用されるところにより種々異なるもの
となるので、固定の値でなく広い範囲で調節され
る必要がある。しかるに市販の除算モジユールで
は、入出力とも取得る信号レベルが０〜10Vのも
のがほとんどであり、入力信号、比例定数によつ
ては除算モジユールが飽和して、演算式通りの出
力が得られなくなる。このことにつき、以下さら
に具体的に説明する。(B) Prior Art A divider used for process control performs the calculation of E0 = 4K (E2-1)/(E1-1) + 1, where the denominator input signal is E1, the numerator input signal is E2, and the output signal is E0. The proportionality constant K shown in this formula is
Since the value varies depending on where the divider is used, it is not a fixed value but needs to be adjusted within a wide range. However, in most commercially available division modules, the signal level obtained for both input and output is 0 to 10V, and depending on the input signal and proportionality constant, the division module may become saturated and the output according to the calculation formula cannot be obtained. . This will be explained in more detail below.

第１図は市販の除算モジユール（例：アナログ
デバイス社製435J）を用いた従来の除算器の回路
接続図である。同図において１は抵抗Ｒ１、Ｒ
２、演算増幅器M1及び分母信号Ｅ１の入力用端
子１ｐ、入力信号Ｅ１より1Vを減ずるための電
源Ｖ１とからなる分母信号増幅用の増幅回路（以
下分母増幅回路という）、２は抵抗Ｒ３，Ｒ４、
演算増幅路Ｍ２、分子信号Ｅ２の入力用端子２ｐ
及び入力信号Ｅ２より1Vを減ずるための電源Ｖ
２とからなる分子信号増幅用の増幅回路（以下分
子増幅回路という）、３は分子信号入力端子Ｘ、
分子信号入力端子Ｚおよび出力端子Ｙ（OUT）を
持つ除算モジユールである。除算モジユール３の
分母信号入力端子Ｘには分母増幅回路１の出力
が、分子信号入力端子Ｚには分子増幅回路２の出
力がそれぞれ入力されるようになつている。また
除算モジユール３の出力端子Ｙは、抵抗Ｒ５を介
して定数Ｋを設定する調整器４に接続されてい
る。５は調整器４、抵抗Ｒ６，Ｒ７，Ｒ８，＋1V
用の電源Ｖ３、演算増幅器Ｍ３及び出力端子５ｐ
より構成される出力信号増幅用の増幅回路（以下
出力増幅回路という）である。この出力増幅回路
５の出力端子５ｐより出力信号E0が出力される
ようになつている。なお分母増幅回路１、出力増
幅回路５は反転増幅回路であるが、これは除算モ
ジユール３の出力が入力に対して反転して得られ
るものを使用しているためである。 FIG. 1 is a circuit connection diagram of a conventional divider using a commercially available division module (eg, 435J manufactured by Analog Devices). In the same figure, 1 is the resistance R1, R
2. An amplifier circuit for amplifying the denominator signal (hereinafter referred to as the denominator amplifier circuit) consisting of an operational amplifier M1, an input terminal 1p for the denominator signal E1, and a power supply V1 for subtracting 1V from the input signal E1; 2 is the resistor R3, R4; ,
Operational amplifier circuit M2, input terminal 2p for molecular signal E2
and a power supply V for subtracting 1V from the input signal E2.
2 is an amplification circuit for molecular signal amplification (hereinafter referred to as a molecule amplification circuit), 3 is a molecular signal input terminal X,
This is a division module having a molecule signal input terminal Z and an output terminal Y (OUT). The output of the denominator amplifier circuit 1 is input to the denominator signal input terminal X of the division module 3, and the output of the numerator amplifier circuit 2 is input to the numerator signal input terminal Z. Further, the output terminal Y of the division module 3 is connected to a regulator 4 for setting a constant K via a resistor R5. 5 is regulator 4, resistors R6, R7, R8, +1V
power supply V3, operational amplifier M3 and output terminal 5p
This is an amplification circuit for output signal amplification (hereinafter referred to as an output amplification circuit) consisting of the following. An output signal E0 is output from the output terminal 5p of the output amplification circuit 5. Note that the denominator amplifier circuit 1 and the output amplifier circuit 5 are inverting amplifier circuits because the output of the division module 3 is obtained by inverting the input.

上記除算器に使用される除算モジユールは、入
力、出力とも０〜10Vで、入出力の関係はＹ＝
10Z／Ｘで表され、分母Ｘが小さいと除算精度が
悪くなる。 The input and output of the division module used in the above divider are both 0 to 10V, and the input/output relationship is Y=
It is expressed as 10Z/X, and the smaller the denominator X, the worse the division accuracy.

一方、プロセス制御用の信号は、１〜5V（DC）
が使用されるため、分母増幅回路１の出力電圧を
e₀₁、分子増幅回路の出力電圧をe₀₂、除算モジユ
ール３の出力電圧をe₀₃とすると、e₀₁＝−2.5（E1
−１）、e₀₂＝2.5（E2−１）の関係となるように、
抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４等の諸定数が選定さ
れる。またe₀₃と出力E0には E0＝4K（e₀₃／10）＋１の関係がある。 On the other hand, the signal for process control is 1 to 5V (DC)
is used, so the output voltage of denominator amplifier circuit 1 is
e ₀₁ , the output voltage of the molecular amplifier circuit is e ₀₂ , and the output voltage of the division module 3 is e ₀₃ , e ₀₁ = −2.5(E1
-1), so that the relationship is e ₀₂ = 2.5 (E2-1),
Various constants such as resistors R1, R2, R3, R4, etc. are selected. Furthermore, there is a relationship between e ₀₃ and the output E0 as follows: E0=4K(e ₀₃ /10)+1.

今ここで、たとえば定数ＫをＫ＝0.5に設定す
ると、そしてたとえば、E1＝3V、E2＝5Vの場合
を想定すると除算器としては E0＝４×0.5×（５−１）／（３−１）＋１＝5V より、出力電圧E0は5Vにならなければならな
い。しかし除算モジユール３の出力はＹ＝10Z／Ｘ＝10（E2−１）／（E1−１）＝10（５−１）／（３−１）＝20V となり、飽和現象を呈する。すなわち演算式通
りの出力を出すためには、除算モジユール３の出
力は20V必要であるが、実際は10Vで飽和してし
まうので、この例の場合は、実際の出力は演算式
の略1/2に減つてしまう。このような飽和現象が
生じると、除算モジユールを精度よく使用するこ
とができない。 Now, if we set the constant K to K = 0.5, and assume that E1 = 3V and E2 = 5V, the divider will be E0 = 4 x 0.5 x (5-1) / (3-1 ) Since +1 = 5V, the output voltage E0 must be 5V. However, the output of the division module 3 becomes Y=10Z/X=10(E2-1)/(E1-1)=10(5-1)/(3-1)=20V, which exhibits a saturation phenomenon. In other words, in order to output the output according to the calculation formula, the output of division module 3 needs to be 20V, but in reality it saturates at 10V, so in this example, the actual output is approximately 1/2 of the calculation formula. It will decrease to. When such a saturation phenomenon occurs, the division module cannot be used accurately.

(ハ) 目的この考案の目的は、除算モジユールの入出力レ
ベルが所定範囲に限られる場合でも、除算モジユ
ールの飽和を防止し、精度よく除算モジユールを
使用し得る除算モジユールを提供することであ
る。(c) Purpose The purpose of this invention is to provide a division module that can prevent saturation of the division module and use the division module with high accuracy even when the input/output level of the division module is limited to a predetermined range.

(ニ) 構成上記目的を達成するために、この考案の除算器
は、除算モジユールの出力側に、この除算モジユ
ールの出力が所定レベルを越えた（飽和した）こ
とを検出するモニタ回路を設けるとともに、分母
増幅回路（第１）と出力増幅回路（第３）にゲイ
ン切換器を備え、前記モニタ回路で除算モジユー
ルの出力が所定レベルを越えたことが検出される
と、モニタ回路出力で前記ゲイン切換器を切換え
て、分母増幅回路のゲインを増加させるととも
に、除算モジユールの出力側に設けられる出力増
幅回路のゲインも増加させるようにして、飽和域
を避けるようにしている。(D) Configuration In order to achieve the above object, the divider of this invention is provided with a monitor circuit on the output side of the division module to detect when the output of the division module exceeds a predetermined level (saturation). , the denominator amplifier circuit (first) and the output amplifier circuit (third) are equipped with gain switchers, and when the monitor circuit detects that the output of the division module exceeds a predetermined level, the monitor circuit output changes the gain By switching the switch, the gain of the denominator amplifier circuit is increased, and the gain of the output amplifier circuit provided on the output side of the division module is also increased to avoid the saturation region.

(ホ) 実施例以下実施例により、この考案をさらに詳細に説
明する。(e) Examples This invention will be explained in more detail with the following examples.

第２図は、この考案の１実施例を示す除算器の
回路接続図である。同図において、第１図に示し
た除算器と同一参照符合を付したものは同一のも
のを示している。この実施例の除算器は第１図に
示した除算器に、さらに若干の回路が付加されて
いる。 FIG. 2 is a circuit connection diagram of a divider showing one embodiment of this invention. In this figure, the same reference numerals as those of the divider shown in FIG. 1 indicate the same parts. The divider of this embodiment has some additional circuits added to the divider shown in FIG.

第２図において、CMはモニタ回路としてのコ
ンパレータであつて、その入力の一端が、除算モ
ジユール３の出力端に接続され、入力の他端が電
源Ｖ４（10V）の負極端に接続されている。な
お、電源Ｖ４の正極端は接地されている。このモ
ニタ回路CMは、除算モジユール３の出力電圧
が、電源Ｖ４の電圧よりも大になると、すなわち
飽和すると、出力信号を導出する。またこのモニ
タ回路CMはヒステリシス特性を備えている。 In Fig. 2, CM is a comparator as a monitor circuit, and one end of its input is connected to the output end of division module 3, and the other end of its input is connected to the negative terminal of power supply V4 (10V). . Note that the positive end of the power source V4 is grounded. This monitor circuit CM derives an output signal when the output voltage of the division module 3 becomes higher than the voltage of the power supply V4, that is, when it is saturated. Additionally, this monitor circuit CM has hysteresis characteristics.

また分母増幅回路１の演算増幅器Ｍ１の出力端
と基準電位線GND間にスイツチＳ１、抵抗Ｒ９，
Ｒ１０の直列回路が接続されている。また、抵抗
Ｒ２の一端が抵抗Ｒ９とＲ１０の接続端に接続さ
れている。 In addition, a switch S1, a resistor R9,
A series circuit of R10 is connected. Further, one end of the resistor R2 is connected to the connecting end of the resistors R9 and R10.

出力増幅回路５の抵抗Ｒ６に並列に、スイツチ
Ｓ２と抵抗Ｒ１１の直列回路が接続されている。
スイツチＳ１，Ｓ２は、ゲイン切換用に設けられ
ており、いずれもモニタ回路CMの出力信号によ
りオンされるようになつており、スイツチＳ１，
Ｓ２がオンすると、分母増幅回路１及び出力増幅
回路５の帰還量が少なくなり、ゲインが増加する
ようになつている。 A series circuit of a switch S2 and a resistor R11 is connected in parallel to the resistor R6 of the output amplifier circuit 5.
Switches S1 and S2 are provided for gain switching, and both are turned on by the output signal of the monitor circuit CM.
When S2 is turned on, the amount of feedback of the denominator amplifier circuit 1 and the output amplifier circuit 5 decreases, and the gain increases.

今、この実施例除算器において、上記例と同様
に定数ＫをＫ＝0.5とし、入力信号E1，E2をそれ
ぞれE1＝3V、E2＝5Vの場合を想定すると、除算
器として出力電圧は、やはりE0＝5Vにならなけ
ればならず、そのためには上記従来の除算器と同
様、除算モジユール３の出力は20Vとなる必要が
あるが、実際は20Vにはならず10Vを若干越えて
飽和する。除算モジユール３の出力が飽和して
10Vを越えるとモニタ回路CMはこれを検出し、
その出力信号でスイツチＳ１，Ｓ２をオンする。
そのため分母増幅回路１及び出力増幅回路５のゲ
インが上がり、除算モジユール３の分母入力への
信号が大となり、除算モジユール３は飽和領域外
で使用されることになる。またモニタ回路CMは
ヒステリシス特性を持つので、一旦切換えがなさ
れると若干の変動では元の状態に再復帰せず、す
なわちゲインが頻繁に切換えられず、したがつて
切換レベルでの不安定な動作が回避される。 Now, in this embodiment divider, if we assume that the constant K is K = 0.5 and the input signals E1 and E2 are E1 = 3V and E2 = 5V, respectively, as in the above example, the output voltage of the divider is E0 must be 5V, and for this purpose the output of the division module 3 must be 20V, as in the conventional divider described above, but in reality it does not reach 20V but saturates slightly above 10V. The output of division module 3 is saturated.
When it exceeds 10V, the monitor circuit CM detects this,
The output signal turns on switches S1 and S2.
Therefore, the gains of the denominator amplifier circuit 1 and the output amplifier circuit 5 increase, the signal to the denominator input of the division module 3 becomes large, and the division module 3 is used outside the saturation region. Furthermore, since the monitor circuit CM has hysteresis characteristics, once it has been switched, it will not return to its original state even with slight fluctuations, meaning that the gain will not be switched frequently, resulting in unstable operation at the switching level. is avoided.

(ヘ) 効果この考案の除算器は、除算モジユールの出力が
飽和域となるモニタ回路でこれを検出し、分母増
幅回路及び出力増幅回路のゲインを変えて飽和域
を避けるものであるから、除算モジユールを精度
よく使用することができる。また比例定数を変化
し、除算モジユールの出力が飽和するに至つて
も、上記の対策により飽和域を避け得るので広い
比例定数の範囲をとることができる。(F) Effect The divider of this invention uses a monitor circuit to detect when the output of the division module is in the saturation range, and changes the gains of the denominator amplifier circuit and output amplifier circuit to avoid the saturation range. Modules can be used accurately. Further, even if the proportional constant is changed and the output of the division module reaches saturation, the saturation region can be avoided by taking the above measures, so that a wide range of the proportional constant can be adopted.

[Brief explanation of the drawing]

第１図は従来の除算器を示す回路接続図、第２
図はこの考案の１実施例である除算器を示す回路
接続図である。１……分母増幅回路、２……分子増幅回路、３
……除算モジユール、５……出力増幅回路、CM
……モニタ回路、Ｓ１，Ｓ２……ゲイン切換スイ
ツチ。 Figure 1 is a circuit connection diagram showing a conventional divider;
The figure is a circuit connection diagram showing a divider which is an embodiment of this invention. 1...Denominator amplification circuit, 2...Numerator amplification circuit, 3
...Division module, 5...Output amplification circuit, CM
...Monitor circuit, S1, S2...Gain selection switch.

Claims

[Claims for Utility Model Registration] (1) A first amplifier circuit that receives and amplifies the denominator signal, a second amplifier circuit that receives and amplifies the numerator signal, and a In a divider comprising a division module that receives a denominator signal and a numerator signal and performs a division operation, and a third amplifier circuit that outputs the calculation result of the division module, the output of the division module is connected to the output side of the division module. A monitor circuit is provided to detect that the level exceeds a predetermined level.
and a third amplifier circuit includes a gain switch, and when the monitor circuit detects that the output of the division module exceeds a predetermined level, the gain switch is switched by the monitor circuit output, and the first A divider characterized in that the gain of the third amplifier circuit is increased and the gain of the third amplifier circuit is also increased. (2) The divider according to claim 1, wherein the monitor circuit has a hysteresis characteristic.