JPS6339191A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6339191A JPS6339191A JP61183847A JP18384786A JPS6339191A JP S6339191 A JPS6339191 A JP S6339191A JP 61183847 A JP61183847 A JP 61183847A JP 18384786 A JP18384786 A JP 18384786A JP S6339191 A JPS6339191 A JP S6339191A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000003491 array Methods 0.000 claims abstract description 12
- 238000001514 detection method Methods 0.000 claims abstract 2
- 230000015654 memory Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
２つのＩｌｏとセルアレイを有するメモリで、判定端子
を設け、列又は行の論理をとり、判定端子に出力するよ
うにした半導体記憶装置。
を設け、列又は行の論理をとり、判定端子に出力するよ
うにした半導体記憶装置。
本発明はプロセッサを２個有するシステムに使用される
半導体記憶装置に関し、判定を簡単に行なえるようにし
ようとするものである。
半導体記憶装置に関し、判定を簡単に行なえるようにし
ようとするものである。
デュアルシステムでは２（固のプロセッサが同じ仕事を
し、その結果をチエツクして同じなら動作は正しいとし
て処理を続ける。
し、その結果をチエツクして同じなら動作は正しいとし
て処理を続ける。
第２図はこのデュアルシステムの概要を示し、システム
１、システム２は同じ構成で中央処理装置（ＣＰＵ）、
メモリ （ＭＥＭ） 、入出力ボート（Ｉ １０）を有
する。ＣＰＵ１０ａ、１０ｂは同じ仕事をし、それに必
要なデータ及び結果のデータをメモリ１２ａ、１２ｂに
フェッチ／ロードする。ＣＰＵ１０ａ、ｆｏｂの処理結
果が同じであるか否かはＩ１０ポート１４ａ、１４ｂを
通して交信することにより行なう。
１、システム２は同じ構成で中央処理装置（ＣＰＵ）、
メモリ （ＭＥＭ） 、入出力ボート（Ｉ １０）を有
する。ＣＰＵ１０ａ、１０ｂは同じ仕事をし、それに必
要なデータ及び結果のデータをメモリ１２ａ、１２ｂに
フェッチ／ロードする。ＣＰＵ１０ａ、ｆｏｂの処理結
果が同じであるか否かはＩ１０ポート１４ａ、１４ｂを
通して交信することにより行なう。
Ｉ１０ボートを通してデータ送受して処理結果を比較す
るのでは、このデータ送受及び比較はＣＰ［Ｊが行なわ
ねばならず、ＣＰＵの負担が増す。
るのでは、このデータ送受及び比較はＣＰ［Ｊが行なわ
ねばならず、ＣＰＵの負担が増す。
またシステム１、システム２間にバスを張らねばならず
、またそれは他の目的で既にあるとすれば他の目的のバ
ス使用に制限を加えることになる。
、またそれは他の目的で既にあるとすれば他の目的のバ
ス使用に制限を加えることになる。
ところでメモリでは所謂２ポートＲＡ Ｍと呼ばれる、
１チツプで実質２個のＲＡＭがある。ごのようなＲＡＭ
を使用し、比較はチップ内で行なうようにすれば、比較
のためのシステム間データ転送という上記の問題は改善
される。本発明はか−る点に着目するもので、比較（判
定）を容易に行なえる２ポ一トＲＡＭを提供しようとす
るものである。
１チツプで実質２個のＲＡＭがある。ごのようなＲＡＭ
を使用し、比較はチップ内で行なうようにすれば、比較
のためのシステム間データ転送という上記の問題は改善
される。本発明はか−る点に着目するもので、比較（判
定）を容易に行なえる２ポ一トＲＡＭを提供しようとす
るものである。
本発明では第１図に示すように１つのチップ（半導体基
板）２０に２つのセルアレイ２２ａ、２２ｂを搭載した
２ポ一ト型ＲＡＭを使用する。ＣＰＵ１０ａはデコーダ
２４ａを介してセルアレイ２２ａをアクセスし、またＣ
ＰＵ１０ｂはデコーダ２４ｂを介してセルアレイ２２ｂ
をアクセスして、データフェッチ／ロードを行ない、ジ
ョブ又はタスクを実行する。
板）２０に２つのセルアレイ２２ａ、２２ｂを搭載した
２ポ一ト型ＲＡＭを使用する。ＣＰＵ１０ａはデコーダ
２４ａを介してセルアレイ２２ａをアクセスし、またＣ
ＰＵ１０ｂはデコーダ２４ｂを介してセルアレイ２２ｂ
をアクセスして、データフェッチ／ロードを行ない、ジ
ョブ又はタスクを実行する。
本発明では２つのセルアレイ２２ａ、２２ｂをワード線
が平行になるように、従ってビット線端が突合うように
配置し、これらのセルアレイ間にアンド、オア、又は排
他オアなどの一致、不一致を検出する論理回路２６を配
設する。
が平行になるように、従ってビット線端が突合うように
配置し、これらのセルアレイ間にアンド、オア、又は排
他オアなどの一致、不一致を検出する論理回路２６を配
設する。
このようにすると、セルアレイのあるワード線（ＷＬｉ
とする）を選択するとセルアレイの全ビット線に、当該
ワード線に属するメモリセルのデータが出てくるから、
セルアレイ２２ａ、２２ｂで同時にワード線（セルアレ
イ２２ｂの選択ワード線をＷＬ３とする）を選択すると
、２２ａではＷＬｉの、２２ｂではＷＬｊのメモリセル
のデータが２２ａ、２２ｂの全ビット線に表われ、これ
らのビット線の一端は対向しているので、これらの一端
を論理回路２６に取込むことにより、対向するビット線
相互のデータの一致／不一致を検出し、ひいては全ビッ
ト線のデータ一致／不一致を検出することができる。
とする）を選択するとセルアレイの全ビット線に、当該
ワード線に属するメモリセルのデータが出てくるから、
セルアレイ２２ａ、２２ｂで同時にワード線（セルアレ
イ２２ｂの選択ワード線をＷＬ３とする）を選択すると
、２２ａではＷＬｉの、２２ｂではＷＬｊのメモリセル
のデータが２２ａ、２２ｂの全ビット線に表われ、これ
らのビット線の一端は対向しているので、これらの一端
を論理回路２６に取込むことにより、対向するビット線
相互のデータの一致／不一致を検出し、ひいては全ビッ
ト線のデータ一致／不一致を検出することができる。
本システムはデュアルシステムで、ＣＰＵｌ０ａ、１０
ｂは同じ動作をしており、処理結果を１０ａは２２ａの
ＷＬｉへ１０ｂは２２ｂのＷＬｊへ（例えば１＝ｊ）格
納したとすれば、これを格納するとき又は格納後ＷＬｉ
、ＷＬｊを選択して読出したとき論理回路２６を動作さ
せる（アクティブにする）と、処理結果の一致／不一致
を示す出力を生じさせることができる。この判定結果を
フラグＦＬＧとしてＣＰＵ１０ａ、１０ｂへ通知し、「
一致］なら処理続行、不一致なら動作停止、アラーム送
出などとすることができる。従来方式のように、一致検
出のためシステム間でデータ転送し、ＣＰＵが判断する
などの作業は必要でない。
ｂは同じ動作をしており、処理結果を１０ａは２２ａの
ＷＬｉへ１０ｂは２２ｂのＷＬｊへ（例えば１＝ｊ）格
納したとすれば、これを格納するとき又は格納後ＷＬｉ
、ＷＬｊを選択して読出したとき論理回路２６を動作さ
せる（アクティブにする）と、処理結果の一致／不一致
を示す出力を生じさせることができる。この判定結果を
フラグＦＬＧとしてＣＰＵ１０ａ、１０ｂへ通知し、「
一致］なら処理続行、不一致なら動作停止、アラーム送
出などとすることができる。従来方式のように、一致検
出のためシステム間でデータ転送し、ＣＰＵが判断する
などの作業は必要でない。
このメモリはＣＰＵ単独動作にも有効である。
例えばＣＰＵ１０ａがセルアレイ２２ａを用いて仕事を
しており、その時々の処理結果がＲ１，Ｒ２゜・・・・
・・であるべき場合、これらの基準値Ｒ１，Ｒ２゜・・
・・・・をＣＰＵｌ０ｂがセルアレイ２２ｂの適当なワ
ード線ＷＬ ｊ、ＷＬ ｊ＋１．・・・・・・に格納し
ておき、結果Ｒ１が出る時点でその結果が格蛸されるセ
ルアレイ２２ａのＷＬｉとその基準値Ｒ１を格納してい
るセルアレイ２２ｂのＷＬｊを選択すればＲ１について
の一致／不一致を検出することができる。
しており、その時々の処理結果がＲ１，Ｒ２゜・・・・
・・であるべき場合、これらの基準値Ｒ１，Ｒ２゜・・
・・・・をＣＰＵｌ０ｂがセルアレイ２２ｂの適当なワ
ード線ＷＬ ｊ、ＷＬ ｊ＋１．・・・・・・に格納し
ておき、結果Ｒ１が出る時点でその結果が格蛸されるセ
ルアレイ２２ａのＷＬｉとその基準値Ｒ１を格納してい
るセルアレイ２２ｂのＷＬｊを選択すればＲ１について
の一致／不一致を検出することができる。
Ｒ２，Ｒ３，・・・・・・についても同様である。
第３図、第４図に本発明の実施例の概要を示す。
ＳＡはセンスアンプ、ＭＣはメモリセル、ＤＢはデータ
バスである。セルアレイ２２ａのワード線ＷＬｉを選択
すれば、該ワード線に属する全メモリセルＭＣが各々の
ビット線ＢＬｉ、ＢＬｉに接続され、全ビ・ノド線対Ｂ
Ｌｉ、ＢＬｉ （ｉ＝ｏ。
バスである。セルアレイ２２ａのワード線ＷＬｉを選択
すれば、該ワード線に属する全メモリセルＭＣが各々の
ビット線ＢＬｉ、ＢＬｉに接続され、全ビ・ノド線対Ｂ
Ｌｉ、ＢＬｉ （ｉ＝ｏ。
１．２．・・・・・・）に電位差が出る。センスアンプ
３２ａはこれを増幅し、そして図示しないコラムデコー
ダにより選択されたものがデータバスＤＢａ。
３２ａはこれを増幅し、そして図示しないコラムデコー
ダにより選択されたものがデータバスＤＢａ。
ＤＢａに接続され、入出力回路３６ａを通してチツブ外
へ送出される。セルアレイ２２ｂ側も同様であり、２２
ａ側と対応する部分には同じ数値が与えられ、唯、添字
ａの代りにｂが与えられている。
へ送出される。セルアレイ２２ｂ側も同様であり、２２
ａ側と対応する部分には同じ数値が与えられ、唯、添字
ａの代りにｂが与えられている。
論理回路２６はセルアレイのビット線対と同数の論理セ
ル３４を有し、これらの入力端は対応するビット線対Ｂ
Ｌｉ、ＢＬｉとＢＬｊ、ＢＬｊ（こ＼でｉ＝ｊでｏ、
１１ ２．・・・・・・のうちの１つの値）に接続さ
れ、その一致／不一致を検出する。
ル３４を有し、これらの入力端は対応するビット線対Ｂ
Ｌｉ、ＢＬｉとＢＬｊ、ＢＬｊ（こ＼でｉ＝ｊでｏ、
１１ ２．・・・・・・のうちの１つの値）に接続さ
れ、その一致／不一致を検出する。
各論理セルの判定結果は配線φｆ、バッファ３８を通し
て送出され、前述のフラグＦＬＧとなり、これはＣＰＵ
１０ａ、１０ｂヘハードウエアインクラプトＩＲＱとし
て入力する。
て送出され、前述のフラグＦＬＧとなり、これはＣＰＵ
１０ａ、１０ｂヘハードウエアインクラプトＩＲＱとし
て入力する。
第３図に論理回路２６の具体例を示す。本例では論理セ
ル３４はトランジスタＱ１〜Ｑ５で構成され、Ｑｌは当
該論理セルの動作／不動作を決定する選択ゲート、Ｑ２
〜Ｑ５はセルアレイ２２ａのビット線対ＢＬｉ、ＢＬｉ
とセルアレイ２２ｂのビット線対ＢＬｊ、ＢＬｊの電位
でオン／オフするトランジスタである。バッファ２８は
トランジスタＱ６〜ＱＩ ＋ からなり、これらのトラ
ンジスタのうちＱ８〜Ｑｌ １ はフリップフロップ（
ラッチ）を構成し、Ｑｌは配線φｆの電位取込み用、Ｑ
６はリセット用である。
ル３４はトランジスタＱ１〜Ｑ５で構成され、Ｑｌは当
該論理セルの動作／不動作を決定する選択ゲート、Ｑ２
〜Ｑ５はセルアレイ２２ａのビット線対ＢＬｉ、ＢＬｉ
とセルアレイ２２ｂのビット線対ＢＬｊ、ＢＬｊの電位
でオン／オフするトランジスタである。バッファ２８は
トランジスタＱ６〜ＱＩ ＋ からなり、これらのトラ
ンジスタのうちＱ８〜Ｑｌ １ はフリップフロップ（
ラッチ）を構成し、Ｑｌは配線φｆの電位取込み用、Ｑ
６はリセット用である。
今セルアレイ２２ａのビット線対ＢＬｉ＋ ＢＬｉで
はＢＬｉがＨ（ハイ）レベル、ＢＬｉはＬ（ロー）レベ
ル、セルアレイ２２ｂのＢＬｉ、ＢＬｉに対応するビッ
ト線対ではＢＬｊがＨ，ＢＬｊがＬとすると（これで、
セルアレイ２２ａと２２ｂの当該ビットのデータが一致
しているとする）、トランジスタＱ２．Ｑ５がオン、Ｑ
ｌ、Ｑ４はオフで、選択トランジスタＱ１がオンでも線
φｒはＶｓｓへ接続されない。従って線φｆはプリチャ
ージされているが、その電荷に変化はなく、線φｆはＨ
レベルを保つ。これは逆に、ＢＬｉがり、 ＢＬｉがＨ
ｌＢＬｊがり、ＢＬｊがＨ（これでも当該ビットのデー
タは一致している）であっても同様であり、Ｑ２とＱ４
、Ｑ３とＱ５のいずれかがオフでφｆはＶｓｓへ接続さ
れることはない。対応の電位が異なる（当該ビットのデ
ータが異なる）とＱ２．Ｑｌオン、Ｑ３．Ｑ５オフ、ま
たはＱ ２ 。
はＢＬｉがＨ（ハイ）レベル、ＢＬｉはＬ（ロー）レベ
ル、セルアレイ２２ｂのＢＬｉ、ＢＬｉに対応するビッ
ト線対ではＢＬｊがＨ，ＢＬｊがＬとすると（これで、
セルアレイ２２ａと２２ｂの当該ビットのデータが一致
しているとする）、トランジスタＱ２．Ｑ５がオン、Ｑ
ｌ、Ｑ４はオフで、選択トランジスタＱ１がオンでも線
φｒはＶｓｓへ接続されない。従って線φｆはプリチャ
ージされているが、その電荷に変化はなく、線φｆはＨ
レベルを保つ。これは逆に、ＢＬｉがり、 ＢＬｉがＨ
ｌＢＬｊがり、ＢＬｊがＨ（これでも当該ビットのデー
タは一致している）であっても同様であり、Ｑ２とＱ４
、Ｑ３とＱ５のいずれかがオフでφｆはＶｓｓへ接続さ
れることはない。対応の電位が異なる（当該ビットのデ
ータが異なる）とＱ２．Ｑｌオン、Ｑ３．Ｑ５オフ、ま
たはＱ ２ 。
Ｑ４オフ、Ｑ３．Ｑ５オフとなり、線φｆは電源Ｖｓｓ
へ接続されて、プリチャージされている線φｒの電荷が
抜け、原線φｆはＬレベルになる。
へ接続されて、プリチャージされている線φｒの電荷が
抜け、原線φｆはＬレベルになる。
他の論理セルも同様であり、当該ビット線対の電位が一
致するとφｆをＶＳＳへ接続するパスは形成されず、不
一致であると形成され、線φｆは前者のときＨレベル、
後者のときＬレベルになる。
致するとφｆをＶＳＳへ接続するパスは形成されず、不
一致であると形成され、線φｆは前者のときＨレベル、
後者のときＬレベルになる。
即ちピント線対だけある論理セル３４はアンドゲートを
構成しており、全ビット線対の比較結果が「一致」であ
ればφｆはＨレベル、１つでも「不一致」があればφｆ
はＬレベルになる。
構成しており、全ビット線対の比較結果が「一致」であ
ればφｆはＨレベル、１つでも「不一致」があればφｆ
はＬレベルになる。
線φｆの電位はトランジスタＱ７を通ってトランジスタ
Ｑ８のゲートに加わる。該φｆがＨならトランジスタＱ
Ｂがオン、従ってクロックφｆｓがＨならトランジスタ
ＱＩ １ がオン、ＱＩＯがオフ、フラグＦＬＧはＨに
なる。φｆがＬならＱｅはオフ、従ってφｆｓがＨでも
Ｑｌ ｌ はオフ、Ｑｌ Ｏはオン、ＦＬＧはしてある
。φＲはリセットクロックでφＲ＝ＨでトランジスタＱ
６はオン、従って線φｆをＶｃｃでプリチャージする。
Ｑ８のゲートに加わる。該φｆがＨならトランジスタＱ
Ｂがオン、従ってクロックφｆｓがＨならトランジスタ
ＱＩ １ がオン、ＱＩＯがオフ、フラグＦＬＧはＨに
なる。φｆがＬならＱｅはオフ、従ってφｆｓがＨでも
Ｑｌ ｌ はオフ、Ｑｌ Ｏはオン、ＦＬＧはしてある
。φＲはリセットクロックでφＲ＝ＨでトランジスタＱ
６はオン、従って線φｆをＶｃｃでプリチャージする。
またトランジスタＱ９がオンになり、トランジスタＱＩ
Ｄをオン、ＱＩ Ｉをオフ、フラグＦＬＧをＬにする
。
Ｄをオン、ＱＩ Ｉをオフ、フラグＦＬＧをＬにする
。
第５図に上記のクロック等を示す。動作開始に当りリセ
ット信号φＲはＬになり、次いでワード線ＷＬｉ、ＷＬ
ｊが選択され（Ｈになり）、該ワード線に属するメモリ
セルのデータがビット線に出てくる。続いてクロックφ
ＤＩ、 φＤ２がＨになってセンスアンプ３２ａ、３
２ｂがアクティブになり、ビット線対の電位差を拡大す
る。次いでクロックφｒｅが入って各論理セルがアクテ
ィブになり、これらの論理セルによるビット線対電位比
較結果が全て「一致」であればφｒはＨｌｌつでも不一
致があればＬになる。次いでクロック・φｆｓが上り、
φｆ＝ＨであればＦＬＧ＝Ｈ１φｆ−りであればＦＬＧ
＝Ｌにする。
ット信号φＲはＬになり、次いでワード線ＷＬｉ、ＷＬ
ｊが選択され（Ｈになり）、該ワード線に属するメモリ
セルのデータがビット線に出てくる。続いてクロックφ
ＤＩ、 φＤ２がＨになってセンスアンプ３２ａ、３
２ｂがアクティブになり、ビット線対の電位差を拡大す
る。次いでクロックφｒｅが入って各論理セルがアクテ
ィブになり、これらの論理セルによるビット線対電位比
較結果が全て「一致」であればφｒはＨｌｌつでも不一
致があればＬになる。次いでクロック・φｆｓが上り、
φｆ＝ＨであればＦＬＧ＝Ｈ１φｆ−りであればＦＬＧ
＝Ｌにする。
１ワード線に属するビット線対従ってメモリセルの数を
ｎ個として、上記では該ｎ個を比較対象とするが、これ
はｎ／２．ｎ／／４・・・・・・などのその一部ずつを
比較対象としてもよい。これにより１ワード線にｍバイ
トが入る場合、ｍ分割してバイト１位の比較をすること
ができる。この場合は、論理回路２６をｍ分割し、各々
からφｒ線を出し、バッファ及びフラグ線もｍ１ｍとす
る等の変更をすればよい。あるいはクロックφｒｅをバ
イト単位とし、論理回路２６を部分的にアクティブにし
て比較を部分的に行なう等の方法をとってもよい。
ｎ個として、上記では該ｎ個を比較対象とするが、これ
はｎ／２．ｎ／／４・・・・・・などのその一部ずつを
比較対象としてもよい。これにより１ワード線にｍバイ
トが入る場合、ｍ分割してバイト１位の比較をすること
ができる。この場合は、論理回路２６をｍ分割し、各々
からφｒ線を出し、バッファ及びフラグ線もｍ１ｍとす
る等の変更をすればよい。あるいはクロックφｒｅをバ
イト単位とし、論理回路２６を部分的にアクティブにし
て比較を部分的に行なう等の方法をとってもよい。
比較は常に（ＣＰＵがメモリアクセスする度に）行なう
のではなく、処理結果の一致／不一致をチエツクする場
合（デュアル システムのとき）等に行なえばよ（、こ
のための制御はφｆｅ、 φｒＳのいずれかを用いて
行なうことができる。なお比較には両セルアレイが同時
にアクセスされることが必要であるから、φｆｅ、
φｆｓの発生はφＤＩ、 φＤ２が共にＨレベルであ
ることを条件としてもよい。所望状態での比較、部分的
比較などに対してはＣＰＵがφｒｅ、φｆｓを出力すれ
ばよい。ＣＰＵＬＯａ、１０ｂは同期運転であってもま
た非同期運転であってもよい。
のではなく、処理結果の一致／不一致をチエツクする場
合（デュアル システムのとき）等に行なえばよ（、こ
のための制御はφｆｅ、 φｒＳのいずれかを用いて
行なうことができる。なお比較には両セルアレイが同時
にアクセスされることが必要であるから、φｆｅ、
φｆｓの発生はφＤＩ、 φＤ２が共にＨレベルであ
ることを条件としてもよい。所望状態での比較、部分的
比較などに対してはＣＰＵがφｒｅ、φｆｓを出力すれ
ばよい。ＣＰＵＬＯａ、１０ｂは同期運転であってもま
た非同期運転であってもよい。
以上説明したように、本発明ではシステム間でデータ転
送することな（同じチップ内で処理結果の判定を行なう
ことができ、ＣＰＵの負担軽減、システムの高速化、高
信頼性化を図ることができる。
送することな（同じチップ内で処理結果の判定を行なう
ことができ、ＣＰＵの負担軽減、システムの高速化、高
信頼性化を図ることができる。
第１図は本発明の要部説明図、
第２図は従来のデュアル システムの説明図、第３図お
よび第４図は本発明の実施例を示すブロック図および回
路図、 第５図は動作説明用の波形図である。 第１図で２０は半導体基板、２２ａ、２２ｂはセルアレ
イ、１０ａ、１０ｂは中央処理装置、２６は論理回路で
ある。 出順人 富士通株式会社
よび第４図は本発明の実施例を示すブロック図および回
路図、 第５図は動作説明用の波形図である。 第１図で２０は半導体基板、２２ａ、２２ｂはセルアレ
イ、１０ａ、１０ｂは中央処理装置、２６は論理回路で
ある。 出順人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 半導体基板（２０）に２個のセルアレイ（２２ａ、２
２ｂ）を形成したデュアルポート型の半導体記憶装置に
おいて、 前記セルアレイの間に、各セルアレイの対応するビット
線に表われた電位を比較して一致、不一致を検出する論
理セルを、セルアレイのビット線対数だけ備える論理回
路（２６）を配設し、該論理回路の、各論理セルの検出
結果から導出した判定結果（ＦＬＧ）を出力する配線を
設けたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183847A JPS6339191A (ja) | 1986-08-05 | 1986-08-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183847A JPS6339191A (ja) | 1986-08-05 | 1986-08-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339191A true JPS6339191A (ja) | 1988-02-19 |
Family
ID=16142876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61183847A Pending JPS6339191A (ja) | 1986-08-05 | 1986-08-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7043466B2 (en) | 1990-01-24 | 2006-05-09 | Renesas Technology Corp. | Neural network processing system using semiconductor memories |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133843A (en) * | 1978-04-08 | 1979-10-17 | Ricoh Co Ltd | Memory control system |
| JPS59207477A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-08-05 JP JP61183847A patent/JPS6339191A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133843A (en) * | 1978-04-08 | 1979-10-17 | Ricoh Co Ltd | Memory control system |
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| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
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