JPS63318742A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
Semiconductor integrated circuit device and manufacture thereofInfo
- Publication number
- JPS63318742A JPS63318742A JP62156346A JP15634687A JPS63318742A JP S63318742 A JPS63318742 A JP S63318742A JP 62156346 A JP62156346 A JP 62156346A JP 15634687 A JP15634687 A JP 15634687A JP S63318742 A JPS63318742 A JP S63318742A
- Authority
- JP
- Japan
- Prior art keywords
- film
- integrated circuit
- semiconductor integrated
- circuit device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000001681 protective effect Effects 0.000 claims abstract description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 15
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 13
- 238000004544 sputter deposition Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 6
- 238000000992 sputter etching Methods 0.000 claims description 6
- 229910000679 solder Inorganic materials 0.000 abstract description 13
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 abstract description 7
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- NHWNVPNZGGXQQV-UHFFFAOYSA-J [Si+4].[O-]N=O.[O-]N=O.[O-]N=O.[O-]N=O Chemical compound [Si+4].[O-]N=O.[O-]N=O.[O-]N=O.[O-]N=O NHWNVPNZGGXQQV-UHFFFAOYSA-J 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 15
- 239000011651 chromium Substances 0.000 description 13
- 239000010949 copper Substances 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 10
- 239000010931 gold Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910000765 intermetallic Inorganic materials 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910020220 Pb—Sn Inorganic materials 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置及びその製造方法に関し
、特に、保護膜に設けられる開口を通じて配線にバンプ
が設けられる半導体集積回路装置に適用して有効な技術
に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same, and is particularly applicable to a semiconductor integrated circuit device in which bumps are provided on wiring through openings provided in a protective film. It is about effective techniques.
近年、ＬＳＩの高速化及び高集積化に伴い、ＬＳＩの実
装方式においても実装による信号遅延時間の短縮及び高
密度実装化の要求が高まり、いわゆるＣ ＣＢ （Ｃｏ
ｎｔｒｏｌｌｅｄ Ｃｏ１１ａｐｓｅ Ｂｏｎｄｉｎｇ
）方式による接続が重要になってきている。アイビーエ
ムジャーナルオブリサーチアンドディベロップメント、
１９６９年５月号（ＩＢＭ Ｊａ Ｒｅｓ、ｋ Ｄａｖ
。In recent years, as LSIs have become faster and more highly integrated, there has been an increasing demand for shorter signal delay times and higher density packaging in LSI mounting methods.
Trolled Co11apse Bonding
) connection is becoming more important. IBM Journal of Research and Development,
May 1969 issue (IBM Ja Res, k Dav
.
Ｍａｙ １９６９）において論じられているように、従
来。Conventionally, as discussed in May 1969).
このＣＣＢ方式による接続を用いたＬＳＩのチップ保護
膜としては二酸化シリコン（Ｓｉｎｓ）膜が用いられて
いる。A silicon dioxide (Sins) film is used as a chip protection film for an LSI using this CCB type connection.
しかしながら１本発明者の検討によれば！上述のように
保護膜がＳｉｎ、膜である場合には耐湿性が低く、この
ためＬＳＩのパッケージとしては気密封止型のパッケー
ジしか用いることができなかった・
本発明の目的は、保護膜の耐湿性の向上を図る、ことが
できる技術を提供することにある。However, according to the inventor's study! As mentioned above, when the protective film is a Sin film, the moisture resistance is low, and therefore only an airtight package can be used as an LSI package. Our goal is to provide technology that can improve moisture resistance.
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of one typical invention disclosed in this application is as follows.
すなわち、第１の発明においては、表面平坦化用の絶縁
膜と、この絶縁膜上に設けられている窒化シリコン膜と
、この窒化シリコン膜上に設けられている酸化シリコン
膜とにより保護膜が構成されている。That is, in the first invention, the protective film is formed by an insulating film for surface flattening, a silicon nitride film provided on this insulating film, and a silicon oxide film provided on this silicon nitride film. It is configured.
また、第２の発明においては、配線の間の溝を埋めるよ
うに表面平坦化、用の絶縁膜を形成する工程と、前記絶
縁膜上に窒化シリコン膜を形成する工程と、前記窒化シ
リコン膜上に酸化シリコン膜を形成する工程とを具備し
、前記絶縁膜と前記窒化シリコン膜と前記酸化シリコン
膜とにより保護膜が構成される。Further, in the second invention, the step of forming an insulating film for surface planarization so as to fill the groove between the wirings, the step of forming a silicon nitride film on the insulating film, and the step of forming a silicon nitride film on the insulating film. forming a silicon oxide film thereon, and a protective film is formed by the insulating film, the silicon nitride film, and the silicon oxide film.
第１の発明の上記した手段によれば、保護膜が耐湿性を
有する窒化シリコン膜を有し、しかもこの窒化シリコン
膜は表面平坦化用の絶縁膜の上に設けられているために
配線間の溝のアスペクト比が大きい場合においてもその
膜厚及び膜質を均一とすることができるので、保護膜の
耐湿性の向上を図ることができる。According to the above-described means of the first invention, the protective film has a moisture-resistant silicon nitride film, and since this silicon nitride film is provided on the insulating film for surface flattening, Even when the aspect ratio of the grooves is large, the film thickness and film quality can be made uniform, so that the moisture resistance of the protective film can be improved.
また、第２の発明の上記した手段によれば、耐湿性を有
する窒化シリコン膜を形成し、しかも表面平坦化用の絶
縁膜の上にこの窒化シリコン膜を形成しているために配
線間の溝のアスペクト比が大きい場合においてもその膜
厚及び膜質を均一とすることができるので、耐湿性に優
れた保護膜を形成することができる。Further, according to the above-mentioned means of the second invention, since a silicon nitride film having moisture resistance is formed and this silicon nitride film is formed on an insulating film for surface flattening, Even when the aspect ratio of the grooves is large, the film thickness and film quality can be made uniform, so that a protective film with excellent moisture resistance can be formed.
以下、本発明の一実施例を図面を用いて具体的に説明す
る。Hereinafter, one embodiment of the present invention will be specifically described using the drawings.
なお、実施例を説明するための企図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。In addition, in an attempt to explain the embodiments, parts having the same functions are given the same reference numerals, and repeated explanation thereof will be omitted.
第１図は、本発明の一実施例によるバイポーラＬＳＩの
要部を示す断面図である。FIG. 1 is a sectional view showing essential parts of a bipolar LSI according to an embodiment of the present invention.
第１図に示すように１本実施例によるバイポーラＬＳＩ
においては１例えばｐ型シリコンから成る半導体チップ
（半導体基板）１の表面に例えばｎ・型の埋め込み層２
が設けられ、この半導体チップ１上に例えばｎ型シリコ
ンのエピタキシャル層３が設けられている。このエピタ
キシャル層３の所定部分には例えばＳｉＯ□膜のような
フィールド絶＃Ｃ膜４が設けられ、これにより素子間分
離及び素子内の分離が行われている。このフィールド絶
縁膜４の下方には、例えばｐ゛型のチャネルストッパ領
域５が設けられている。また、このフィールド絶縁膜４
で囲まれた部分のエピタキシャル層３中には、例えばｐ
型の真性ベース領域６及び例えばｐ゛型のグラフトベー
ス領域７が設けられ、この真性ベース領域６中に例えば
ｎ１型のエミッタ領域８が設けられている。そして、こ
のエミッタ領域８と、前記真性ベース領域６と、この真
性ベース領域６の下方におけるエピタキシャルｒ：Ｊ３
及び埋め込み層２から成るコレクタ領域とにより、ｎｐ
ｎ型バイポーラトランジスタが構成さ九ている。また、
符号９は、埋め込み層２と接続されている例えばｎ゛型
のコレクタ取り出し領域である。符号１゜は、前記フィ
ールド絶縁膜４に連なって設けられている例えばｓｉｏ
、膜のような絶縁膜であって。As shown in FIG. 1, a bipolar LSI according to one embodiment
For example, an n-type buried layer 2 is formed on the surface of a semiconductor chip (semiconductor substrate) 1 made of, for example, p-type silicon.
An epitaxial layer 3 of, for example, n-type silicon is provided on the semiconductor chip 1 . A field isolation #C film 4 such as a SiO□ film is provided at a predetermined portion of the epitaxial layer 3, thereby providing isolation between elements and isolation within the element. A p-type channel stopper region 5, for example, is provided below the field insulating film 4. In addition, this field insulating film 4
In the epitaxial layer 3 in the area surrounded by, for example, p
A type intrinsic base region 6 and a graft base region 7 of, for example, p' type are provided, in which an emitter region 8 of, for example, n1 type is provided. The emitter region 8, the intrinsic base region 6, and the epitaxial layer r:J3 below the intrinsic base region 6
and the collector region consisting of the buried layer 2, the np
Nine n-type bipolar transistors are constructed. Also,
Reference numeral 9 denotes, for example, an n-type collector extraction region connected to the buried layer 2. The reference numeral 1° indicates, for example, a sio
, an insulating film such as a film.
この絶縁膜１０には、前記グラフトベース領域７゜前記
エミッタ領域８及び前記コレクタ取り出し領域９に対応
してそれぞれ開口１０ａ〜１０ｃが設けられている。そ
して、この間口１０ａを通じて前記グラフトベース領域
７に多結晶シリコン膜から成るベース引き出し電極１１
が接続されているとともに、開口１０ｂを通じて前記エ
ミッタ領域８上に多結晶シリコンエミッタ電極１２が設
けられている。なお、符号１３．１４は１例えばＳｉｎ
、膜のような絶縁膜である。This insulating film 10 is provided with openings 10a to 10c corresponding to the graft base region 7, the emitter region 8, and the collector extraction region 9, respectively. A base extraction electrode 11 made of a polycrystalline silicon film is provided to the graft base region 7 through this opening 10a.
are connected to each other, and a polycrystalline silicon emitter electrode 12 is provided on the emitter region 8 through the opening 10b. Note that the code 13.14 is 1, for example, Sin
, is an insulating film like a film.
符号１５ａ〜１５ｃは例えばアルミニウム膜から成る一
層目の配線であり、このうち配線１５ａは絶縁膜１４に
設けられた開口１４ａを通じてベース引き出し電極１１
に、配線１５ｂは開口１４ｂを通じて多結晶シリコンエ
ミッタ電極１２に、配線１５ｃは開口１４ｃ及び前記開
口１０ｃを通じてコレクタ取り出し領域９にそれぞれ接
続されている。また、符号１６は、例えばプラズマＣＶ
Ｄにより形成されたＳｉＮ膜とスピンオングラス（ＳＯ
Ｇ）膜とプラズマＣＶＤにより形成されたＳｉｎ膜とか
ら成る層間絶縁膜である。この眉間絶縁膜１６の上には
、例えばアルミニウム膜から成る二層目の配線１７が設
けられている。この配線１７は、前記層間絶縁膜１６に
設けられているスルーホール１６ａを通じて前記配線１
５ｃに接続されている。なお、このスルーホール１６ａ
は階段状の形状を有し、これによってこのスルーホール
１６ａにおける前記配線１７のステップカバレッジの向
上を図っている。符号１８は前記層間絶縁膜１６と同様
な層間絶縁膜である。この層間絶縁膜１８の上には１例
えばアルミニウム膜から成る三層目の配線１９ａ〜１９
ｃが設けられ、このうち配線１９ａは、前記層間絶縁膜
１８に設けられているスルーホール１８ａを通じて前記
配８１７に接続されている。Reference numerals 15a to 15c are first-layer wirings made of, for example, an aluminum film, of which wiring 15a is connected to the base extraction electrode 11 through an opening 14a provided in the insulating film 14.
The wiring 15b is connected to the polycrystalline silicon emitter electrode 12 through the opening 14b, and the wiring 15c is connected to the collector extraction region 9 through the opening 14c and the opening 10c. Further, the reference numeral 16 indicates, for example, a plasma CV
SiN film formed by D and spin-on glass (SO
G) An interlayer insulating film consisting of a film and a Sin film formed by plasma CVD. On this glabellar insulating film 16, a second layer wiring 17 made of, for example, an aluminum film is provided. The wiring 17 passes through the through hole 16a provided in the interlayer insulating film 16.
5c. Note that this through hole 16a
has a step-like shape, thereby improving the step coverage of the wiring 17 in this through hole 16a. Reference numeral 18 denotes an interlayer insulating film similar to the interlayer insulating film 16. On this interlayer insulating film 18, third layer wirings 19a to 19 made of, for example, an aluminum film are provided.
A wiring 19a is connected to the wiring 817 through a through hole 18a provided in the interlayer insulating film 18.
さらに、符号２０は前記層間絶縁膜１６．１８と同様な
眉間絶縁膜であり、この層間絶縁膜２０の上には、例え
ばアルミニウム膜から成る四層目の配線２１ａ〜２１ｃ
が設けられている。これらの配線２１ａ〜２１Ｃは、大
電流を流すことができるように下層の配線に比べて厚く
構成され、例えば２μｍの厚さを有する。また、これら
の配線２１ａ〜２１ｃの間の溝の幅は例えば２μｍであ
り、従ってこの溝のアスペクト比（溝の深さ／溝の幅）
は例えば１と大きな値である。Further, reference numeral 20 is a glabella insulating film similar to the interlayer insulating film 16.18, and on this interlayer insulating film 20, fourth layer wirings 21a to 21c made of, for example, an aluminum film are provided.
is provided. These wirings 21a to 21C are configured to be thicker than the underlying wiring so that a large current can flow therethrough, and have a thickness of, for example, 2 μm. Further, the width of the groove between these wirings 21a to 21c is, for example, 2 μm, and therefore the aspect ratio of this groove (groove depth/groove width) is
is a large value, for example 1.
符号２２は例えばＳｉｎ、膜のような表面平坦化用の絶
縁膜であり、例えばＳｉｎ、のバイアススパッタや、プ
ラズマＣＶＤとスパッタエツチングとの組み合わせによ
り形成されたものである。この絶縁膜２２によって前記
配線２１ａ〜２１ｃの間の溝は完全に埋められているた
め、この絶縁膜２２の表面はほぼ平坦となっている。な
お、この絶縁膜２２としては１例えば常圧ＣＶＤとスパ
ッタエツチングとの組み合わせにより形成されたＰ Ｓ
Ｇ （ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）［、Ｂ Ｓ Ｇ （ｂｏｒｏ−ｓｉｌｉｃａｔｅ
ｇｌａｓｓ）膜、Ｂ Ｐ Ｓ Ｇ （ｂｏｒｏ−ｐｈｏ
ｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜等のシリ
ケートガラス膜を用いることも可能である。この絶縁膜
２２の上には、例え゛ばプラズマＣＶＤにより形成され
たＳｉＮ膜２３が設けられている。Reference numeral 22 denotes a surface flattening insulating film such as a Sin film, which is formed by bias sputtering of Sin or a combination of plasma CVD and sputter etching. Since the grooves between the wirings 21a to 21c are completely filled with this insulating film 22, the surface of this insulating film 22 is substantially flat. Note that this insulating film 22 is made of a PS film formed by a combination of atmospheric pressure CVD and sputter etching, for example.
G (phospho-silicate glass
s) [, B S G (boro-silicate
glass) membrane, B P S G (boro-pho
It is also possible to use a silicate glass film, such as a spho-silicate glass film. On this insulating film 22, a SiN film 23 formed by, for example, plasma CVD is provided.
周知のように、このＳｉＮ膜２３は耐湿性を有する。As is well known, this SiN film 23 has moisture resistance.
この場合、前記絶縁１１１１２２の表面は前記配線２１
８〜２１ｃの間の溝の部分を含めて平坦であるので、こ
のＳｉＮ膜２３の表面も平坦となっている。このため。In this case, the surface of the insulation 111122 is the wiring 21
Since the surface of the SiN film 23 is flat, including the groove portion between 8 and 21c, the surface of the SiN film 23 is also flat. For this reason.
このＳｉＮ膜２３の膜厚及び膜質は均一であり、従って
従来に比べて後述の保護膜２５の耐質性の向上を図るこ
とができる。これによって、ＬＳＩのパッケージとして
非気密封止型のパッケージを用いることができる。この
５ｉＮｌ！！２３の上には、例えばプラズマＣＶＤによ
り形成されたＳｉＯ膜２膜上４けられている。そして、
前記絶縁膜２２と前記ＳｉＮ膜２３とこのＳｉＯ膜２膜
上４よりチップ保護用の保護膜２５が構成されている。The thickness and quality of this SiN film 23 are uniform, and therefore the durability of the protective film 25, which will be described later, can be improved compared to the conventional method. As a result, a non-hermetically sealed package can be used as an LSI package. This 5iNl! ! On top of 23 are two SiO films formed, for example, by plasma CVD. and,
The insulating film 22, the SiN film 23, and the SiO film 2 form a protective film 25 for chip protection.
この場合、前記ＳｉＣ膜２４は、この保護膜２５に対す
る後述のクロム（Ｃｒ）膜２６の接着性を確保するとと
もに、このＣｒ膜２６のドライエツチング時に前記Ｓｉ
Ｎ膜２３がエツチングされるのを防止する役割を果たす
。In this case, the SiC film 24 ensures the adhesion of a chromium (Cr) film 26, which will be described later, to the protective film 25, and the SiC film 24 ensures the adhesion of the chromium (Cr) film 26, which will be described later, to the protective film 25.
This serves to prevent the N film 23 from being etched.
前記保護膜２５には開口２５ａが設けられ、この開口２
５ａを通じて前記配線２ｉｂ上に例えばＣｒ膜２６が設
けられている。そして、このＣｒ膜２６の上に例えば銅
（Ｃｕ）−すず（Ｓｎ）系金属間化合物層２７を介して
鉛（Ｐｂ）−Ｓｎ合金系のはんだバンプ２８が設けられ
ている。The protective film 25 is provided with an opening 25a, and this opening 2
For example, a Cr film 26 is provided on the wiring 2ib through the wiring 5a. A lead (Pb)-Sn alloy solder bump 28 is provided on the Cr film 26 via a copper (Cu)-tin (Sn) intermetallic compound layer 27, for example.
第２図は、第１図に示すバイポーラＬＳＩを封止したピ
ングリッドアレイ（ＰＧＡ）型パッケージを示す断面図
である。FIG. 2 is a sectional view showing a pin grid array (PGA) type package in which the bipolar LSI shown in FIG. 1 is sealed.
第２図に示すように、このピングリッドアレイ型パッケ
ージにおいては、例えばムライト（３Ａ１２０、・２Ｓ
ｉＯｉ）から成るチップキャリア２９上に半導体チップ
１が前記はんだバンプ２８を用いて接続されている。ま
た、符号３０は、例えば炭化ケイ素（ＳｉＣ）から成る
キャップである。前記半導体チップ１の裏面（素子が形
成されていない面）は例えばはんだのろう材３１を介し
てこのキャップ３０と接触しており、これによって半導
体チップ１からこのキャップ３０への熱放散を効果的に
行うことができるようになっている。なお、このパッケ
ージをモジュール基板等に実装する場合には、前記キャ
ップ３０に放熱フィン（図示せず）を接触させ。As shown in Fig. 2, in this pin grid array type package, for example, mullite (3A120, 2S
The semiconductor chip 1 is connected onto a chip carrier 29 made of a semiconductor chip 29 using the solder bumps 28. Further, reference numeral 30 is a cap made of silicon carbide (SiC), for example. The back surface of the semiconductor chip 1 (the surface on which no elements are formed) is in contact with the cap 30 via, for example, a solder brazing material 31, thereby effectively dissipating heat from the semiconductor chip 1 to the cap 30. It is now possible to do so. Note that when this package is mounted on a module board or the like, a radiation fin (not shown) is brought into contact with the cap 30.
これによってパッケージからの放熱を効果的に行うよう
になっている。また、符号３２は例えばエポキシ樹脂の
ような樹脂であり、この樹脂３２によって半導体チップ
１が封止されている。すなわち、このパッケージは、非
気密封止型のパッケージである。この場合、既述のよう
に保護膜２５の耐質性が優れているので、このように非
気密封止型のパッケージを用いることができ、これによ
ってパッケージの低価格化を図ることができる。なお、
符号３３は入出力ビンであり、これらの入出力ビン３３
は、チップキャリア２９に設けられた多層配線（図示せ
ず）により前記はんだバンプ２８に接続されている。This allows for effective heat dissipation from the package. Further, reference numeral 32 is a resin such as epoxy resin, and the semiconductor chip 1 is sealed with this resin 32. That is, this package is a non-hermetically sealed package. In this case, since the protective film 25 has excellent durability as described above, it is possible to use a non-hermetically sealed package as described above, thereby making it possible to reduce the cost of the package. In addition,
Reference numeral 33 is an input/output bin, and these input/output bins 33
are connected to the solder bumps 28 by multilayer wiring (not shown) provided on the chip carrier 29.
次に、第１図に示すバイポーラＬＳＩの製造方法につい
て説明する。なお、層間絶縁膜２０を形成するまでの工
程の説明は省略する。Next, a method for manufacturing the bipolar LSI shown in FIG. 1 will be explained. Note that a description of the steps up to forming the interlayer insulating film 20 will be omitted.
第３図に示すように１層間絶ａ膜２０上に配線２１ａ〜
２１ｃを形成した後、例えばＳｉｎ、のバイアススパッ
タや、プラズマＣＶＤとスパッタエツチングとの組み合
わせにより例えばｓｉｏ、膜のような絶縁膜２２を形成
する。既述のように、この絶縁膜２２の表面はほぼ平坦
にすることができる。なお、配線２１ａ〜２１ａの間の
溝の深さ及び幅が例えばそれぞれ２μｍであるとすると
、Ｓｉｎ、のバイアススパッタを用いて絶縁膜２２を形
成する場合にはその膜厚が例えば３．５μｍ程度でほぼ
型埋な表面が得られ、プラズマＣＶＤとスパッタエツチ
ングとの組み合わせにより絶縁膜２２を形成する場合に
はその膜厚が例えば１．５μｍ程度でほぼ平坦な表面が
得られる。As shown in FIG.
After forming the insulating film 21c, an insulating film 22 such as an SIO film is formed by bias sputtering of, for example, Sin or a combination of plasma CVD and sputter etching. As described above, the surface of this insulating film 22 can be made substantially flat. Note that, assuming that the depth and width of the groove between the wirings 21a to 21a are each 2 μm, for example, when the insulating film 22 is formed using bias sputtering of Sin, the film thickness is, for example, about 3.5 μm. When the insulating film 22 is formed by a combination of plasma CVD and sputter etching, a substantially flat surface can be obtained with a film thickness of, for example, about 1.5 μm.
次に第４図に示すように１例えばプラズマｃｖＤにより
前記絶縁膜２２の上に例えば膜厚が５０００人のＳｉＮ
膜２膜製３成する。Next, as illustrated in FIG.
Made of 2 membranes and 3 membranes.
次に第５図に示すように１例えばプラズマｃｖＤにより
前記ＳｉＮ膜２３の上に例えば膜厚が１μｍのＳｉＯ膜
２膜製４成する。このようにして、耐湿性に優れた保護
膜２５が形成される。Next, as shown in FIG. 5, two SiO films each having a thickness of, for example, 1 μm are formed on the SiN film 23 by, for example, plasma CVD. In this way, the protective film 25 with excellent moisture resistance is formed.
次に第６図に示すように、保護膜２５の所定部分をエツ
チング除去することにより開口２５ａを形成してこの部
分に配線２１ｂの表面を露出させ、この状態で例えば蒸
着により全面に例えば膜厚が２０００人のＣｒ膜２Ｇ１
例えば膜厚が５００人のＣｕ膜３４及び例えば膜厚が１
０００人の金（Ａｕ）膜３５を順次形成した後、これら
のＡｕ膜３５． Ｃｕ膜３４及びＣｒ膜２６をエツチン
グにより所定形状にパターンニングする。この場合、前
記Ａｕ膜３５は前記Ｃｕ膜３４の酸化を防止するための
ものであり、前記Ｃｕ膜３４ははんだバンプ２８の下地
との濡れ性を確保するためのものである。また、前記Ａ
ｕ膜３５及びＣｕ膜３４のエツチングは例えばウェット
エツチングにより行い、Ｃｒ膜２６のエツチングは例え
ばＣＦ４と０２との混合ガスを用いたドライエツチング
により行う。既述のように、このドライエツチングの際
には、前記ＳｉＯ改２４がエツチングストッパーとして
働くため、下層のＳｉＮ膜２膜製３ツチングされるのを
防止することができる。なお、前記Ａｕ膜３５． Ｃｕ
膜３４及びＣｒ膜２６は、通常、 Ｂ Ｌ Ｍ （Ｂａ
ｌｌ Ｌｉｍｉｔｉｎｇ Ｍｅｔａｌｉｚａｔｉｏｎ）
と呼ばれている。Next, as shown in FIG. 6, a predetermined portion of the protective film 25 is removed by etching to form an opening 25a, and the surface of the wiring 21b is exposed in this portion. 2000 people Cr film 2G1
For example, the Cu film 34 has a film thickness of 500 and a film thickness of 1
After sequentially forming 1,000 gold (Au) films 35, these Au films 35. The Cu film 34 and the Cr film 26 are patterned into a predetermined shape by etching. In this case, the Au film 35 is for preventing oxidation of the Cu film 34, and the Cu film 34 is for ensuring wettability with the base of the solder bump 28. In addition, the above A
Etching of the U film 35 and Cu film 34 is performed, for example, by wet etching, and etching of the Cr film 26 is performed, for example, by dry etching using a mixed gas of CF4 and 02. As described above, during this dry etching, the SiO layer 24 acts as an etching stopper, so that it is possible to prevent the two underlying SiN films from being etched. Note that the Au film 35. Cu
The film 34 and the Cr film 26 are usually made of BLM (Ba
ll Limiting Metallization)
It is called.
次に第７図に示すように、前記ＳｉＯ膜２膜上４上定形
状のレジストパターン３６を形成した後、例えば蒸着に
より全面にｐｂ膜３７及びＳｎ膜３８を順次形成するこ
とにより、前記Ａｕ膜３５、Ｃｕ膜３４及びＣｒ膜２６
をこれらのＰｂ［３７及びＳｎ膜３８により覆う、これ
らのＰｂ［３７及びＳｎ＠３８の膜厚は、後に形成され
るはんだバンプ２８中のＳｎ含有率が所要の値になるよ
うに選択される。Next, as shown in FIG. 7, after forming a resist pattern 36 of a regular shape on the SiO film 2 film 4, a PB film 37 and a Sn film 38 are sequentially formed on the entire surface by, for example, vapor deposition. Film 35, Cu film 34 and Cr film 26
are covered by these Pb[37 and Sn films 38. The film thicknesses of these Pb[37 and Sn@38 are selected so that the Sn content in the solder bumps 28 formed later becomes a required value. .
次に、前記レジストパターン３６をその上に形成された
ｐｂ膜３７及びＳｎ膜３８とともに除去（いわゆるリフ
トオフ）した後、所定の温度で熱処理を行う。Next, after removing the resist pattern 36 together with the PB film 37 and Sn film 38 formed thereon (so-called lift-off), heat treatment is performed at a predetermined temperature.
これにより前記ｐｂ膜３７及びＳｎ膜３８が合金化して
。As a result, the PB film 37 and the Sn film 38 are alloyed.
第１図に示すように、はぼ球状のＰｂ−Ｓｎ合金系のは
んだバンプ２８が形成される。この合金化の際には、Ｓ
ｎ膜３８中のＳｎが前記Ｃｕ膜膜種４中Ｃｕと合金化す
ることにより、このはんだバンプ２８と前記Ｃｒ膜２６
との間にＣｕ−５ｎ系金属間化合物層２７が形成される
。As shown in FIG. 1, spherical Pb-Sn alloy solder bumps 28 are formed. During this alloying, S
By alloying Sn in the n film 38 with Cu in the Cu film type 4, the solder bump 28 and the Cr film 26
A Cu-5n intermetallic compound layer 27 is formed between the two.
なお、実際には、このはんだバンプ２８中には、前記Ａ
ｕ膜３５からのＡｕも含まれている。Incidentally, in reality, the solder bump 28 contains the above-mentioned A.
Au from the u film 35 is also included.
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。The present invention has been specifically explained above based on examples, but
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
例えば、上述の実施例においては、半導体チップ１とチ
ップキャリア２９との接続にはんだバンプ２８を用いた
場合について説明したが１例えば複数の半導体チップ１
同士の接続にこのはんだバンプ２８を用いてもよい、ま
た１本発明は、バンプにより接続を行う各種半導体集積
回路装置に適用することができる。For example, in the above-described embodiment, a case was described in which the solder bumps 28 were used to connect the semiconductor chip 1 and the chip carrier 29;
The solder bumps 28 may be used for connection between the semiconductor devices, and the present invention can be applied to various semiconductor integrated circuit devices in which connections are made using bumps.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、第１の発明によれば、保護膜の耐湿性の向上
を図ることができる。That is, according to the first invention, it is possible to improve the moisture resistance of the protective film.
また、第２の発明によれば、耐湿性に優れた保護膜を形
成することができる。Moreover, according to the second invention, a protective film with excellent moisture resistance can be formed.
第１図は、本発明の一実施例によるバイポーラＬＳＩの
要部を示す断面図、
第２図は、第１図に示すバイポーラＬＳＩを封止したピ
ングリッドアレイ型パッケージを示す断面図、
第３図〜第７図は、第１図に示すバイポーラＬＳＩの製
造方法を工程順に説明するための断面図である。
図中、１・・・半導体チップ、６・・・真性ベース領域
。
８・・・エミッタ領域、１６．１８．２０・・・層間絶
縁膜、２１ａ〜２１ｃ・・・配線、２２・・・絶縁膜（
表面平坦化用の絶ｍａ）、２３・＝ＳｉＮ膜、２４・・
・Ｓｉｏ膜、２５−・・保護膜。
２６・・・Ｃｒ膜、２７・・・金属間化合物層、２８・
・・はんだバンブ、２９・・・チップキャリア、３２・
・・樹脂、３４・・・Ｃｕ膜、３５−Ａｕ膜、３７・Ｐ
ｂ膜、 ３Ｂ−３ｎ！！ｉである。1 is a cross-sectional view showing essential parts of a bipolar LSI according to an embodiment of the present invention; FIG. 2 is a cross-sectional view showing a pin grid array type package in which the bipolar LSI shown in FIG. 1 is sealed; 7 to 7 are cross-sectional views for explaining the method for manufacturing the bipolar LSI shown in FIG. 1 in order of steps. In the figure, 1...semiconductor chip, 6... intrinsic base region. 8... Emitter region, 16.18.20... Interlayer insulating film, 21a to 21c... Wiring, 22... Insulating film (
absolute ma) for surface flattening), 23・=SiN film, 24・・
-Sio film, 25-...protective film. 26... Cr film, 27... Intermetallic compound layer, 28...
...Solder bump, 29...Chip carrier, 32.
...Resin, 34...Cu film, 35-Au film, 37.P
b membrane, 3B-3n! ! It is i.
Claims (1)
けられる半導体集積回路装置であって、表面平坦化用の
絶縁膜と、この絶縁膜上に設けられている窒化シリコン
膜と、この窒化シリコン膜上に設けられている酸化シリ
コン膜とにより前記保護膜が構成されていることを特徴
とする半導体集積回路装置。 ２、前記絶縁膜がバイアススパッタにより形成された酸
化シリコン膜であることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。 ３、前記絶縁膜がプラズマＣＶＤとスパッタエッチング
との組み合わせにより形成された酸化シリコン膜である
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 ４、前記窒化シリコン膜がプラズマＣＶＤにより形成さ
れた窒化シリコン膜であることを特徴とする特許請求の
範囲第１項〜第３項のいずれか一項記載の半導体集積回
路装置。 ５、前記半導体集積回路装置のパッケージが非気密封止
型のパッケージであることを特徴とする特許請求の範囲
第１項〜第４項のいずれか一項記載の半導体集積回路装
置。 ６、前記パッケージがピングリッドアレイ型のパッケー
ジであることを特徴とする特許請求の範囲第５項記載の
半導体集積回路装置。 ７、前記半導体集積回路装置がバイポーラＬＳＩである
ことを特徴とする特許請求の範囲第１項〜第６項のいず
れか一項記載の半導体集積回路装置。 ８、保護膜に設けられる開口を通じて配線にバンプが設
けられる半導体集積回路装置の製造方法であって、前記
配線の間の溝を埋めるように表面平坦化用の絶縁膜を形
成する工程と、前記絶縁膜上に窒化シリコン膜を形成す
る工程と、前記窒化シリコン膜上に酸化シリコン膜を形
成する工程とを具備し、前記絶縁膜と前記窒化シリコン
膜と前記酸化シリコン膜とにより前記保護膜が構成され
ることを特徴とする半導体集積回路装置の製造方法。 ９、前記絶縁膜が酸化シリコン膜であり、この酸化シリ
コン膜をバイアススパッタにより形成するようにしたこ
とを特徴とする特許請求の範囲第８項記載の半導体集積
回路装置の製造方法。 １０、前記絶縁膜が酸化シリコン膜であり、この酸化シ
リコン膜をプラズマＣＶＤとスパッタエッチングとの組
み合わせにより形成するようにしたことを特徴とする特
許請求の範囲第８項記載の半導体集積回路装置の製造方
法。 １１、前記窒化シリコン膜をプラズマＣＶＤにより形成
するようにしたことを特徴とする特許請求の範囲第８項
〜第１０項のいずれか一項記載の半導体集積回路装置の
製造方法。１２、前記半導体集積回路装置のパッケージ
が非気密封止型のパッケージであることを特徴とする特
許請求の範囲第８項〜第１１項のいずれか一項記載の半
導体集積回路装置の製造方法。 １３、前記パッケージがピングリッドアレイ型のパッケ
ージであることを特徴とする特許請求の範囲第１３項記
載の半導体集積回路装置の製造方法。 １４、前記半導体集積回路装置がバイポーラＬＳＩであ
ることを特徴とする特許請求の範囲第８項〜第１３項の
いずれか一項記載の半導体集積回路装置の製造方法。[Claims] 1. A semiconductor integrated circuit device in which bumps are provided on wiring through openings provided in a protective film, the device comprising: an insulating film for surface flattening; and a silicon nitride film provided on the insulating film. and a silicon oxide film provided on the silicon nitride film. 2. The semiconductor integrated circuit device according to claim 1, wherein the insulating film is a silicon oxide film formed by bias sputtering. 3. The semiconductor integrated circuit device according to claim 1, wherein the insulating film is a silicon oxide film formed by a combination of plasma CVD and sputter etching. 4. The semiconductor integrated circuit device according to any one of claims 1 to 3, wherein the silicon nitride film is a silicon nitride film formed by plasma CVD. 5. The semiconductor integrated circuit device according to any one of claims 1 to 4, wherein the package of the semiconductor integrated circuit device is a non-hermetically sealed package. 6. The semiconductor integrated circuit device according to claim 5, wherein the package is a pin grid array type package. 7. The semiconductor integrated circuit device according to any one of claims 1 to 6, wherein the semiconductor integrated circuit device is a bipolar LSI. 8. A method for manufacturing a semiconductor integrated circuit device in which bumps are provided on interconnects through openings provided in a protective film, the step of forming an insulating film for surface flattening so as to fill the grooves between the interconnects; The step of forming a silicon nitride film on the insulating film, and the step of forming a silicon oxide film on the silicon nitride film, the protective film is formed by the insulating film, the silicon nitride film, and the silicon oxide film. 1. A method of manufacturing a semiconductor integrated circuit device, comprising: 9. The method of manufacturing a semiconductor integrated circuit device according to claim 8, wherein the insulating film is a silicon oxide film, and the silicon oxide film is formed by bias sputtering. 10. The semiconductor integrated circuit device according to claim 8, wherein the insulating film is a silicon oxide film, and the silicon oxide film is formed by a combination of plasma CVD and sputter etching. Production method. 11. The method of manufacturing a semiconductor integrated circuit device according to any one of claims 8 to 10, characterized in that the silicon nitride film is formed by plasma CVD. 12. The method of manufacturing a semiconductor integrated circuit device according to any one of claims 8 to 11, wherein the package of the semiconductor integrated circuit device is a non-hermetically sealed package. 13. The method of manufacturing a semiconductor integrated circuit device according to claim 13, wherein the package is a pin grid array type package. 14. The method of manufacturing a semiconductor integrated circuit device according to any one of claims 8 to 13, wherein the semiconductor integrated circuit device is a bipolar LSI.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62156346A JPS63318742A (en) | 1987-06-22 | 1987-06-22 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62156346A JPS63318742A (en) | 1987-06-22 | 1987-06-22 | Semiconductor integrated circuit device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318742A true JPS63318742A (en) | 1988-12-27 |
Family
ID=15625752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62156346A Pending JPS63318742A (en) | 1987-06-22 | 1987-06-22 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318742A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376223A (en) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | Formation of plasma cvd film and processor therefor |
| US5046161A (en) * | 1988-02-23 | 1991-09-03 | Nec Corporation | Flip chip type semiconductor device |
| US5849632A (en) * | 1991-08-30 | 1998-12-15 | Micron Technology, Inc. | Method of passivating semiconductor wafers |
| US6818539B1 (en) | 1999-06-30 | 2004-11-16 | Seiko Epson Corporation | Semiconductor devices and methods of fabricating the same |
| JP2006179663A (en) * | 2004-12-22 | 2006-07-06 | Seiko Epson Corp | Semiconductor device and its manufacturing method, and semiconductor package |
| US9196580B2 (en) | 2006-11-28 | 2015-11-24 | Lapis Seminconductor Co., Ltd. | Semiconductor device and semiconductor package containing the same |
-
1987
- 1987-06-22 JP JP62156346A patent/JPS63318742A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046161A (en) * | 1988-02-23 | 1991-09-03 | Nec Corporation | Flip chip type semiconductor device |
| JPH0376223A (en) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | Formation of plasma cvd film and processor therefor |
| US5849632A (en) * | 1991-08-30 | 1998-12-15 | Micron Technology, Inc. | Method of passivating semiconductor wafers |
| US6818539B1 (en) | 1999-06-30 | 2004-11-16 | Seiko Epson Corporation | Semiconductor devices and methods of fabricating the same |
| US7285863B2 (en) | 1999-06-30 | 2007-10-23 | Seiko Epson Corporation | Pad structures including insulating layers having a tapered surface |
| JP2006179663A (en) * | 2004-12-22 | 2006-07-06 | Seiko Epson Corp | Semiconductor device and its manufacturing method, and semiconductor package |
| US9196580B2 (en) | 2006-11-28 | 2015-11-24 | Lapis Seminconductor Co., Ltd. | Semiconductor device and semiconductor package containing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6380048B1 (en) | Die paddle enhancement for exposed pad in semiconductor packaging | |
| KR100342897B1 (en) | Semiconductor device and method for manufacturing the same | |
| US7595222B2 (en) | Semiconductor device and manufacturing method thereof | |
| US4486945A (en) | Method of manufacturing semiconductor device with plated bump | |
| US4970574A (en) | Electromigrationproof structure for multilayer wiring on a semiconductor device | |
| JP2001176899A (en) | Manufacturing method for semiconductor device | |
| US6656758B1 (en) | Method of manufacturing a chip size package | |
| US5403777A (en) | Semiconductor bond pad structure and method | |
| JP2000228420A (en) | Semiconductor device and manufacture thereof | |
| KR870000350B1 (en) | Electronic apparatus with a multiplex distributing wire system | |
| JP2919488B2 (en) | Semiconductor integrated circuit device | |
| US20090115036A1 (en) | Semiconductor chip package having metal bump and method of fabricating same | |
| JPS63318742A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH01258457A (en) | Semiconductor integrated circuit package structure and manufacture thereof | |
| KR100412133B1 (en) | wafer level chip scale package and method of fabricating the same | |
| JPH0714028B2 (en) | Method for manufacturing three-dimensional semiconductor device | |
| US20020009870A1 (en) | Semiconductor device having a nonpeeling electrode pad portion | |
| JP3249162B2 (en) | Multi-chip module | |
| JP2757780B2 (en) | Semiconductor device | |
| JPS63308924A (en) | Semiconductor device | |
| JPH06302605A (en) | Semiconductor device | |
| JP2727605B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH07249627A (en) | Manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device | |
| US20030151132A1 (en) | Microelectronic die providing improved heat dissipation, and method of packaging same | |
| JP3166852B2 (en) | Bonding pad structure and manufacturing method thereof |