JPS63311832A - Loop test system for lan transmission line - Google Patents
Loop test system for lan transmission lineInfo
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- JPS63311832A JPS63311832A JP62148408A JP14840887A JPS63311832A JP S63311832 A JPS63311832 A JP S63311832A JP 62148408 A JP62148408 A JP 62148408A JP 14840887 A JP14840887 A JP 14840887A JP S63311832 A JPS63311832 A JP S63311832A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 43
- 238000012360 testing method Methods 0.000 title abstract description 32
- 238000010998 test method Methods 0.000 claims description 4
- 238000012545 processing Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 101100075512 Oryza sativa subsp. japonica LSI2 gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔概要〕
LAN伝送路のマスタ・スレーブ間折り返し試験を行う
とき、スレーブ側に高速モードを設定し。[Detailed Description of the Invention] [Summary] When performing a master-slave loopback test of a LAN transmission line, a high-speed mode is set on the slave side.
受信用バッファから送信用バッファへ直接折り返すルー
トを設ける。これによりスレーブ内での折り返し処理時
間を短縮し、ループ試験の高速化を図った。Provide a direct loopback route from the reception buffer to the transmission buffer. This shortens the loop processing time within the slave and speeds up loop testing.
本発明は、テスタを用いたLAN伝送路の任意の2つの
ノード間のループ試験方式に関するものであり、特にマ
スタ側のテスクからループテストフレームを送信し、ス
レーブ側のテスク内で折り返し、マスタ側のテスクで受
信することによってLAN伝送路を試験する方式に関す
る。The present invention relates to a loop test method between arbitrary two nodes on a LAN transmission path using a tester, and in particular, a loop test frame is transmitted from a test on the master side, looped back within the test on the slave side, and then sent to the test frame on the master side. This test relates to a method for testing a LAN transmission line by receiving a test.
第3図に、従来のLAN伝送路のループ試験方式の構成
を示す。FIG. 3 shows the configuration of a conventional loop test method for LAN transmission lines.
図において、1はLAN伝送路、2,3はトランシーバ
、4はマスタ側のテスタ、5はスレーブ側のテスタ、6
はLANコントローラ(LANCで表す)、7はLAN
C用のローカルメモリ (LSで表す)、8は受信用バ
ッファ、9は送信用バッファ、10はフレームの送受信
を制御するラインコントロールプロセッサ(LCPで表
t)、11はテスタ全体を制御する主コントロールプロ
セッサ(MCPで表す)、12はLCPおよびMCP用
のローカルメモリ (LSで表す)、13はフレーム処
理用の作業域である。In the figure, 1 is a LAN transmission line, 2 and 3 are transceivers, 4 is a tester on the master side, 5 is a tester on the slave side, and 6
is the LAN controller (represented by LANC), 7 is the LAN
Local memory for C (represented by LS), 8 is a reception buffer, 9 is a transmission buffer, 10 is a line control processor that controls the transmission and reception of frames (Table t in LCP), 11 is a main control that controls the entire tester A processor (represented by MCP), 12 a local memory (represented by LS) for LCP and MCP, and 13 a work area for frame processing.
マスタ側とスレーブ側の各テスタ4,5は、それぞれ異
なる2つのノードでトランシーバ2.3を介してLAN
伝送路1に結合され、LAN伝送路の各種試験が行われ
るが、ループ試験では9マスタ側のテスタ4からスレー
ブ側のテスタ5ヘテスト用のデータをループテストフレ
ームを用いて送信し、スレーブ側のテスタ5内で折り返
しを行わせて、マスタ側のテスタで受信し、LAN伝送
路lの障害の有無が検出される。Each tester 4, 5 on the master side and the slave side is connected to a LAN via a transceiver 2.3 at two different nodes.
The LAN transmission line is connected to the transmission line 1, and various tests are performed on the LAN transmission line.In the loop test, test data is sent from the tester 4 on the master side to the tester 5 on the slave side using a loop test frame, and the test data on the slave side is The signal is looped back within the tester 5 and received by the tester on the master side, thereby detecting the presence or absence of a fault in the LAN transmission line l.
この場合、スレーブ側のテスタ5において、LANC6
は、受信したフレームをLANC用のLS7の受信用バ
ッファ8に格納するが1次にLCPIOからの指示によ
ってLS12の作業域13へ移す。In this case, in the tester 5 on the slave side, the LANC6
stores the received frame in the reception buffer 8 of the LS7 for LANC, but first moves it to the work area 13 of the LS12 according to an instruction from the LCPIO.
LS12の作業域13へ移されたデータは、LCPIO
力咄す送信要求により、LS7の一送信用パノファ9に
移される。この送信要求は同時にLANC6にも出され
、それによりLANC6は。The data transferred to the work area 13 of LS12 is transferred to LCPIO
In response to a strong transmission request, the data is transferred to one transmission panofer 9 of the LS7. This transmission request is also issued to LANC6 at the same time, so that LANC6.
送信用バッファ9のデータをLAN伝送路1ヘフレーム
送信し、マスタ側のテスタ4によって受信されるように
する。The data in the transmission buffer 9 is transmitted as a frame to the LAN transmission line 1 so that it is received by the tester 4 on the master side.
従来のLAN伝送路のループ試験方式では、スレーブ側
のテスタ内で、受信データは最終段階のローカルメモリ
LS12まで上がってから折り返し送信されるため2時
間がかかり、データ転送の完全なルートをチェックする
場合には意味があっても、LAN伝送路1のみのチェッ
クを行う目的では効率的でないという問題があった。In the conventional LAN transmission line loop test method, the received data goes up to the final stage local memory LS12 in the tester on the slave side and then is sent back, so it takes two hours to check the complete route of data transfer. Even if it is meaningful in some cases, there is a problem in that it is not efficient for the purpose of checking only the LAN transmission line 1.
本発明は、スレーブ側のテスタに高速モードの動作モー
ドを設け、この高速モードでは、テスタ内に高速の折り
返しルートが設定されるようにして、受信データの折り
返し処理時間の短縮を図っている。The present invention provides a high-speed operation mode in the slave-side tester, and in this high-speed mode, a high-speed loopback route is set within the tester to reduce the loopback processing time for received data.
第1図に1本発明の原理的構成を示す。FIG. 1 shows the basic configuration of the present invention.
図において。In fig.
lは、試験対象のLAN伝送路である。l is the LAN transmission line to be tested.
4は、マスタ側のテスタである。4 is a tester on the master side.
5は、スレーブ側のテスタである。5 is a tester on the slave side.
8は、受信用バッファである。8 is a receiving buffer.
9は、送信用バッファである。9 is a transmission buffer.
12は、ローカルメモリ (L S)である。12 is a local memory (LS).
14は、高速モード表示フリップフロップである。オフ
状態で通常(非高速)モード、オン状態で高速モードを
表示する。14 is a high speed mode display flip-flop. Displays normal (non-high speed) mode when off and high speed mode when on.
15は2通常モードにおける折り返しルートであり、受
信データはローカルメモリLSI2を経由して折り返さ
れる。Reference numeral 15 indicates a loopback route in the 2 normal mode, and the received data is looped back via the local memory LSI2.
16は、高速モードにおける折り返しルートである。受
信データは、受信用バッファ8から送信用バッファ9へ
直接折り返される。16 is a return route in the high speed mode. The received data is directly looped back from the reception buffer 8 to the transmission buffer 9.
第1図において、LAN伝送路1のループ試験を行う場
合、予めスレーブ側のテスタ5を高速モードに設定して
おく。すなわち高速モード表示フリップフロップ14は
オンに設定されている。In FIG. 1, when performing a loop test on the LAN transmission line 1, the slave-side tester 5 is set to high-speed mode in advance. That is, the high-speed mode display flip-flop 14 is set on.
この後、マスタ側のテスタ4からループテストフレーム
を用いてテスト用のデータを送信する。Thereafter, test data is transmitted from the tester 4 on the master side using a loop test frame.
このループテストフレームは、スレーブ側のテスタ5で
受信され、受信用バッファ8に格納される。This loop test frame is received by the tester 5 on the slave side and stored in the reception buffer 8.
ここで、高速モード表示フリップフロップ14がオンで
あることにより、折り返しパス16が選択され、受信用
バッファ8のループテストフレームは、直ちに送信用バ
ッファ9に移され、LAN伝送路1へ送信される。Here, since the high-speed mode display flip-flop 14 is on, the return path 16 is selected, and the loop test frame in the reception buffer 8 is immediately transferred to the transmission buffer 9 and transmitted to the LAN transmission line 1. .
他方、スレーブ側のテスタ(5)を通常モードに設定し
た場合、すなわち高速モード表示フリップフロップ14
をオフの状態に保った場合には、従来方式と同様に折り
返しパス15が選択され、受信用バッファ8にあるルー
プテストフレームは。On the other hand, when the slave side tester (5) is set to the normal mode, that is, the high-speed mode display flip-flop 14
If it is kept off, the return path 15 is selected as in the conventional method, and the loop test frame in the reception buffer 8 is.
ローカルメモリLS12を経由して送信用バッファ9に
格納する手順を経て送信される。The data is transmitted via the local memory LS12 and stored in the transmission buffer 9.
第2図に本発明の1実施例の構成を示す。図示された構
成は、第3図で説明した従来方式の構成を改良したもの
であり、共通の要素には同じ参照番号が用いられている
。FIG. 2 shows the configuration of one embodiment of the present invention. The illustrated configuration is an improvement over the conventional configuration described in FIG. 3, and the same reference numerals are used for common elements.
図において、1はLAN伝送路、2,3はトランシーバ
、4はマスタ側のテスタ、5はスレーブ側のテスタ、6
はLANコントローラ(LANC)、7はLANC用ノ
ローカ/L//−Eす(LS)。In the figure, 1 is a LAN transmission line, 2 and 3 are transceivers, 4 is a tester on the master side, 5 is a tester on the slave side, and 6
is a LAN controller (LANC), and 7 is a controller for LANC/L//-E (LS).
8は受信用バッファ、9は送信用バッファ、10はライ
ンコントロールプロセッサ(LCP)、11は主コント
ロールプロセンサ(MCP)、12はLCPおよびMC
P用のローカルメモリ (LS)、13は作業域、14
は高速モード表示フリップフロップ、15は通常モード
における折り返しルート 16は高速モードにおける折
り返しルートである。8 is a reception buffer, 9 is a transmission buffer, 10 is a line control processor (LCP), 11 is a main control processor (MCP), 12 is LCP and MC
Local memory (LS) for P, 13 is work area, 14
15 is a return route in the normal mode; and 16 is a return route in the high-speed mode.
高速モード表示フリップフロップ14は、マスタ側のテ
スタ4から適当な制御用のフレームを送信し、これをL
ANC6から識別することにより高速モードに設定する
ことができる。またスレーブ側のテスタ5において、コ
マンドを入力し、高速モードに設定することも可能であ
る。The high-speed mode display flip-flop 14 transmits an appropriate control frame from the tester 4 on the master side, and sends this to the L
The high speed mode can be set by identifying it from the ANC6. It is also possible to enter a command in the slave-side tester 5 to set it to high-speed mode.
LANC6は、動作時に高速モード表示フリップフロッ
プ14を参照し、高速モードを識別すると、折り返しル
ート16を選択し、受信したデータ(ループテストフレ
ーム)を受信用バッファ8に格納した後、送信用バッフ
ァ9に移す(MOVE)処理を実行し、LAN伝送路1
へ送信する。During operation, the LANC 6 refers to the high-speed mode display flip-flop 14, and when the high-speed mode is identified, selects the return route 16, stores the received data (loop test frame) in the reception buffer 8, and then transfers the received data (loop test frame) to the transmission buffer 9. Execute the MOVE process to move the LAN transmission line 1 to
Send to.
他方5通常モードでは折り返しルート15が選択され、
LANC6が受信用バッファ8に格納したデータは、L
CPloによってLSI2の作業域13に移され、そこ
から送信用バッファ9に戻される。そしてLANC6は
、送信用バッファ9のデータをLAN伝送路上へ送信す
る。On the other hand, in 5 normal mode, return route 15 is selected,
The data stored in the reception buffer 8 by the LANC 6 is
It is moved to the work area 13 of the LSI 2 by CPlo and returned to the transmission buffer 9 from there. The LANC 6 then transmits the data in the transmission buffer 9 onto the LAN transmission path.
本発明によれば、LAN伝送路上でのループ試験を行う
際、スレーブ側のテスタを高速モードに設定して、高速
に折り返しさせることができるため、従来方式にくらべ
て試験時間を大幅に短縮することができる。According to the present invention, when performing a loop test on a LAN transmission path, the tester on the slave side can be set to high-speed mode and looped back at high speed, so the test time can be significantly shortened compared to conventional methods. be able to.
第1図は本発明の原理的構成図、第2図は本発明の1実
施例の構成図、第3図は従来方式の構成図である。
第1図中。
1 : LAN伝送路
4:マスタ側のテスタ
5ニスレープ側のテスタ
8:受信用バッファ
9:送信用バッファFIG. 1 is a diagram showing the basic configuration of the present invention, FIG. 2 is a diagram showing the configuration of one embodiment of the present invention, and FIG. 3 is a diagram showing the configuration of a conventional system. In Figure 1. 1: LAN transmission line 4: Master side tester 5 Nislep side tester 8: Reception buffer 9: Transmission buffer
Claims (1)
にマスタ側のテスタ(4)を接続し、他方にはスレーブ
側のテスタ(5)を接続し、 スレーブ側のテスタ(5)に、マスタ側のテスタ(4)
から送信されたデータを高速で折り返す高速モードを選
択可能に設け、 上記高速モードに設定されたスレーブ側のテスタ(5)
は、受信したデータを、受信用バッファ(8)に格納し
た後直接送信用バッファ(9)へ移し、折り返し送信す
る制御を行うことを特徴とするLAN伝送路のループ試
験方式。[Claims] A master tester (4) is connected to one of two nodes provided on the LAN transmission line (1), a slave tester (5) is connected to the other, and the slave side tester (5) on the master side, and the tester (4) on the master side
The tester (5) on the slave side is set to the above-mentioned high-speed mode.
This is a loop test method for a LAN transmission line, which is characterized in that received data is stored in a reception buffer (8), then directly transferred to a transmission buffer (9), and controlled to be sent back.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62148408A JPS63311832A (en) | 1987-06-15 | 1987-06-15 | Loop test system for lan transmission line |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62148408A JPS63311832A (en) | 1987-06-15 | 1987-06-15 | Loop test system for lan transmission line |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63311832A true JPS63311832A (en) | 1988-12-20 |
Family
ID=15452121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62148408A Pending JPS63311832A (en) | 1987-06-15 | 1987-06-15 | Loop test system for lan transmission line |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63311832A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02228856A (en) * | 1989-03-02 | 1990-09-11 | Fukuda Denshi Co Ltd | Communication test system |
-
1987
- 1987-06-15 JP JP62148408A patent/JPS63311832A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02228856A (en) * | 1989-03-02 | 1990-09-11 | Fukuda Denshi Co Ltd | Communication test system |
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