JPS63302557A - Semiconductor device - Google Patents
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- JPS63302557A JPS63302557A JP13843987A JP13843987A JPS63302557A JP S63302557 A JPS63302557 A JP S63302557A JP 13843987 A JP13843987 A JP 13843987A JP 13843987 A JP13843987 A JP 13843987A JP S63302557 A JPS63302557 A JP S63302557A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Abstract
Description
【発明の詳細な説明】
〔概要〕
本Ｓ ＩＪＪは化合物半導体デバイス技術に係る半導体
装置の構造であって、半絶縁体基板を共通基板としてｎ
化合物半導体が絶縁物を介して分けられ、一方を前記ｎ
ｆｉ化合物半導体で形成されるホットエレクトロンをキ
ャリヤとするＨＥＴ部とし、他方を前記ｎ型化合物半導
体の最上層の」二部に形成される低濃度のｎ型導電層と
金属電極とで形成されるショトキ−ダイオード部とする
ことを特徴としている。これによりショトキ−ダイオー
ドとＨＥＴとを同一基板上に形成することができる′の
で、高速論理ゲート回路の集植回路化が可鐵となる。[Detailed Description of the Invention] [Summary] This S IJJ is a structure of a semiconductor device related to compound semiconductor device technology, which uses a semi-insulating substrate as a common substrate.
The compound semiconductor is separated through an insulator, and one side is separated from the n
The HET part uses hot electrons formed in the fi compound semiconductor as carriers, and the other part is formed of a low concentration n-type conductive layer formed in the top two parts of the n-type compound semiconductor and a metal electrode. It is characterized by having a Schottky diode section. This allows the Schottky diode and the HET to be formed on the same substrate, making it possible to integrate high-speed logic gate circuits into integrated circuits.
未発ＩＪＩは半導体装ｌに関するものであり、更に詳し
く汀えば化合物半導体デバイス技術に係る半導体装置の
構造に関するものである。Unoccurred IJI relates to semiconductor devices, and more specifically, relates to the structure of semiconductor devices related to compound semiconductor device technology.
第４図は従来例を説明する図である。 FIG. 4 is a diagram illustrating a conventional example.
同図（ａ）はｎ型１ｎＧａＡｓ／ ＩｎＡＩ（Ｇａ）Ａ
ｓのＨＥＴのＭＩｉ造を説’５１する図である６図にお
いて、３９はＩｎＰ基板（を絶縁体基板、厚さ５００終
露）である、４０はＩｎ 、Ｇａ 、ＡｓをＭ−Ｂ−
Ｅ方法でＩｎＰ基板３９．ｈに蒸着し、またＳｉをドー
プして形成するｎ・ −ＩｎＧａＡｓ層（厚さ５０００
Ａ）であり、コレクタ導電層である。なお、ｎ・−Ｉｎ
ＧａＡｓ層の組成比はｎ’−Ｉｎｏ、５３Ｇａｏ４＋Ａ
ｓ（Ａｓ ： Ｉｎ ： Ｇａ ＝ ｌ ：０．５
３：０．４７）であり、Ｓｉのドープ賃は５×１０１８
ｃｍ３である。また、電極Ｃは前記コレクタ導電層上に
Ｃｒ／Ａｕ電極（厚さ２００人／３０００人）を抵抗加
熱法によって形成するコレクタ電極である。Figure (a) shows n-type 1nGaAs/InAI(Ga)A
In Figure 6, which is a diagram illustrating the MIi structure of the HET of s, 39 is an InP substrate (an insulating substrate, 500 mm thick), and 40 is an M-B-
InP substrate 39. An n-InGaAs layer (thickness 5000 nm) is formed by vapor-depositing the
A), which is a collector conductive layer. In addition, n・-In
The composition ratio of the GaAs layer is n'-Ino, 53Gao4+A
s(As:In:Ga=l:0.5
3:0.47), and the doping cost of Si is 5×1018
It is cm3. Further, electrode C is a collector electrode in which a Cr/Au electrode (thickness: 200/3000) is formed on the collector conductive layer by a resistance heating method.
４１は、前記コレクタ導゛准層４０上にＩｎ。41 is In on the collector guide layer 40.
Ａ文、Ｇａ、ＡｓをＭ−Ｂ・Ｅ方法によって蒸着して形
成する１−ｆＡｌ（Ｇａ）Ａｓ層（厚さ２０００Ａ）
テあり、コレクタバリヤ層である。なお、その組成比は
ｆｏ５２（Ｇａｏ５Ａｌｏ、ｓ）ｏ、ｎａＡｓである。A, 1-fAl(Ga)As layer (thickness 2000A) formed by vapor depositing Ga and As by M-B・E method
It is a collector barrier layer. The composition ratio is fo52(Gao5Alo, s)o, naAs.
４２は２前記コレクタバリヤ層４１上にＩｎ 。42 is In on the collector barrier layer 41.
Ｇａ、ＡｓをＭ−Ｂ−Ｅ法によって蒸着して形成するｎ
・−ＩｎＣａＡｓ層（厚さ５００ Ａ）−ｔ’あり、
ベース導電層である。なお、その組成比はコレクタ導電
層４０と同様であるが、Ｓｉのドープ量が１×１０１８
ｃｍ−３である点で異なる。また、′電極Ｂは前記ベー
ス導電層４２上に形成されるＣｒ／Ａｕ電極からなるベ
ース電極であり、コレクタ電極と同じ方法で形成される
。Formed by vapor depositing Ga and As by the M-BE method
-InCaAs layer (thickness 500 A) - with t',
This is the base conductive layer. The composition ratio is the same as that of the collector conductive layer 40, but the Si doping amount is 1×10 18
It differs in that it is cm-3. Further, 'electrode B' is a base electrode made of a Cr/Au electrode formed on the base conductive layer 42, and is formed by the same method as the collector electrode.
４３は前記ベース導電層４２上に形成するｉ −ＩｎＡ
Ｉ（Ｇａ）Ａｓ層（厚さｉｏｏ人）からなるベースバリ
ヤ層であり、コレクタバリヤ層４１と同様に形成される
。43 is i-InA formed on the base conductive layer 42.
This is a base barrier layer made of an I(Ga)As layer (ioo thick), and is formed in the same manner as the collector barrier layer 41.
４４は前記ＩｎＰ基板の最上層に形成するｎ゛−Ｉｎに
ａＡｓ層（厚３２００ＯＡ ）であり、エミッタ導電層
である。なお、その組成比はコレクタ、ベース導電層と
同様であるが、Ｓｉのドープ量が６×１０１１０ｌ８の
点で異なる。また、電ＭＥは前記エミッタ導電層４４の
にに形成されるエミッタ電極であり、コレクタ電極、ベ
ース電極と同様に形成される。44 is an n-In aAs layer (thickness: 3200 OA) formed on the top layer of the InP substrate, and is an emitter conductive layer. The composition ratio is the same as that of the collector and base conductive layers, but the difference is that the Si doping amount is 6×10110l8. Further, the electric current ME is an emitter electrode formed on the emitter conductive layer 44, and is formed in the same manner as the collector electrode and the base electrode.
〔９，１ＪＩが解決しようとする問題点〕ところで第４
図（ｂ）に示すようなショットキーダイオードを用いて
論理ゲート回路を構成する場合、ショットキーダイオー
ドとＨＥＴとを同一基板上に形成することがψましい。[Problems that 9.1 JI tries to solve] By the way, the fourth
When configuring a logic gate circuit using a Schottky diode as shown in FIG. 3(b), it is preferable to form the Schottky diode and the HET on the same substrate.
しかし、従来のｎ型化合物を導体デバイス内でンヨッ）
＋−ダイオードを形成しようとするとき、ｎ’ −Ｉｎ
ＣａＡｓ層にＣｒ ／ Ａ ｕ ’；ｌ極をコンタクト
してもオーミックになり、ショットキーダイオードは形
成することができないという問題がある。However, when conventional n-type compounds are used in conductive devices)
When trying to form a +- diode, n'-In
Even if a Cr/A u' l pole is contacted with the CaAs layer, it becomes ohmic, and there is a problem that a Schottky diode cannot be formed.
、ｋｆｆｉ用はかかる従来例の問題に鑑みて創作された
ものであり、ＨＥＴ部とショー７トキーダイオード部と
を同一の基板りに形成することかでさる゛ｒ導体装置の
提供を目的とする。, for kffi was created in view of the problems of the conventional example, and aims to provide a conductor device that can be realized by forming the HET part and the short key diode part on the same substrate. .
第１図により本発明の詳細な説明する。 The present invention will be explained in detail with reference to FIG.
同図（ａ）において、未発１月の半導体装置は、半絶縁
体基板ｌを共通基板とするｎ型化合物半導体２で構成さ
れるホットエレクトロンをキャリアとするトランジスタ
（ＨＥＴ）部と、絶縁層３により電気的に絶縁され、共
通基板上に設けられたｎ型化合物半導体２の最上導電層
４の一ヒ部に低濃度のｎ型Ｉｎｎ、 ｓ？ＡＩｏ４ｅＡ
ｓからなる導電層５を設け、かつ該最上導電層４及び該
ｎ型導電層５に、金属電極６．７をそれぞれ形成してな
るショットキーダイオード部とで構成されることを特徴
とする。In the same figure (a), the semiconductor device that has not been emitted in January consists of a transistor (HET) section that uses hot electrons as carriers, which is composed of an n-type compound semiconductor 2 with a semi-insulating substrate 1 as a common substrate, and an insulating layer. A low concentration of n-type Inn, s?3 is electrically insulated by s? AIo4eA
A conductive layer 5 made of S is provided, and a Schottky diode portion is formed by forming metal electrodes 6 and 7 on the uppermost conductive layer 4 and the n-type conductive layer 5, respectively.
なお 同図（ｂ）において論理ゲート回路として応用す
るときは、同図（ｂ）の破線で示すようにショットキー
ダイオード部の電極７とＨＥＴ部のコレクタ電極Ｃを接
続する。When applied as a logic gate circuit in the figure (b), the electrode 7 of the Schottky diode part and the collector electrode C of the HET part are connected as shown by the broken line in the figure (b).
本発明によれば、金属電極６と低濃度のｎ型導電層５と
の間でショットキーダイオードが形成される。そして金
属電極６が７ノード電極として、また電極７がカソード
電極として働く。According to the present invention, a Schottky diode is formed between the metal electrode 6 and the lightly doped n-type conductive layer 5. The metal electrode 6 functions as a 7-node electrode, and the electrode 7 functions as a cathode electrode.
このようにしてＨＥＴとショットキーダイオードとを同
一基板上に形成することができるので１種々の高速論理
ゲート回路の集結化が可能となる。Since the HET and the Schottky diode can be formed on the same substrate in this way, it is possible to integrate various high-speed logic gate circuits.
次に図を参照しながら本発明の実施例について説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第２図は本発明の第１の実施例に係るｎ型Ｔｎｌｌ；ａ
Ａｓ／ ｆＡｌ（Ｃａ）Ａｓ系の半導体装置の構造を示
す断面図である。FIG. 2 shows an n-type Tnll;a according to the first embodiment of the present invention.
1 is a cross-sectional view showing the structure of an As/fAl(Ca)As-based semiconductor device.
同図において、９はＩｎ、Ｐを分子線エピタキシー技術
方法（Ｍ・Ｂ−Ｅ方法）によって蒸着することにより形
成されるＩｆｌＰ基板（厚さ５０ＯＪＬ層）である、な
お、前記基板９はＨＥＴｉ’ｌｌとダイオード部とを形
成する基板である。In the figure, reference numeral 9 denotes an IflP substrate (50 OJL layer thick) formed by vapor-depositing In and P by the molecular beam epitaxy method (M-BE method). This is a substrate that forms a diode section.
１０はＩｎＰ基板９上に、Ｉｎ 、Ｇａ 、ＡｓをＭ−
Ｂ＠Ｅ方法で蒸着し、またＳｉをドープして形成される
ｎ °−ＩｎＧａＡｇ層（厚さ５０００Ａ ）であり、
コレクタ導電層である。なお、ｎ・−ＩｎＧａＡｇ層の
組成比はａ′−１ｎｏ、５ｚ Ｇａｏ、ａｌＡｓ（Ａｓ
： Ｉｎ ：Ｇａ ＝ ｌ ： ０．５３ ：
０−４７）であり、Ｓｉのドープ驕は５ＸＩＯ１８ｃｍ
−３である。10 is an InP substrate 9 on which In, Ga, and As are M-
It is an n°-InGaAg layer (thickness: 5000 A) deposited by the B@E method and doped with Si.
This is the collector conductive layer. The composition ratio of the n-InGaAg layer is a'-1no, 5z Gao, alAs(As
: In : Ga = l : 0.53 :
0-47), and the Si doping height is 5XIO18cm
-3.
１１は前記コレクタ導電層ｌＯの上にＩｎ。11 is In on the collector conductive layer lO.
ＡＪＬ、Ｇａ、ＡｓをＭ−Ｂ−Ｅ方法で蒸着して形成す
る１−ＩｎＡＩ（Ｇａ）Ａｓ層（厚さ２０ＧＯＡ）であ
り、コレクタバリア層である。なお、その組成比はＩａ
ｏ、５２（Ｇａｏ、５Ａｌｏ、ｓ）ｏ ｓｓ Ａｓ テ
ある・１２は前記コレクタバリア層１１の１に、Ｉ＋＞
、Ｇａ 、ＡｓをＭ−Ｂ−Ｅ方法によって蒸着して形
成するｎ’−１ｎＧａＡｓ層（厚さ５００ Ａ）であり
、ベース導電層である。なお、その組成比はコレクタ導
電層ｌＯと同様であるが、Ｓｉのドープ埴がｌ Ｘ ｌ
０１Ｂｃ ｍ−３である点で異なる。This is a 1-InAI(Ga)As layer (thickness: 20 GOA) formed by vapor depositing AJL, Ga, and As by the M-BE method, and is a collector barrier layer. The composition ratio is Ia
o, 52 (Gao, 5Alo, s) o ss As te 12 is 1 of the collector barrier layer 11, I+>
This is an n'-1nGaAs layer (thickness 500 A) formed by vapor depositing , Ga, and As by the M-BE method, and is a base conductive layer. The composition ratio is the same as that of the collector conductive layer lO, but the Si doped layer is lXl
It differs in that it is 01Bc m-3.
１３は前記ベース導電層１２の上に、コレクタバリア層
と同じ方法によって形成するｉ−ＩｎＡＩ（Ｇａ）Ａｓ
層（厚さ１００人）であり、ベースバリア層である。な
お、その組成比はＩｎｏ、ｓ＋ （Ｇａｏ、５Ａ１ｏ５
）０．４８Ａである・
１４は前記ＩｎＰ基板９の最上層に形成するｎ・−１ｎ
ＧａＡｇ層（厚さ２０００Ａ）でありエミッタ導電層で
ある。なお、その組成比はコレクタ、ベース導電層と同
様であるが、Ｓｉのドープ驕が６×１０１８ｃｍ−３の
点で異なる。13 is i-InAI(Ga)As formed on the base conductive layer 12 by the same method as the collector barrier layer.
layer (100 layers thick) and is the base barrier layer. The composition ratio is Ino, s+ (Gao, 5A1o5
) 0.48A・14 is n・−1n formed on the top layer of the InP substrate 9
It is a GaAg layer (thickness 2000A) and is an emitter conductive layer. The composition ratio is the same as that of the collector and base conductive layers, but the difference is that the Si doping density is 6×10 18 cm −3 .
ここまでは、従来例によるｎ ！１ＩｎＧａＡｓ／Ｉｎ
ＡＩ（Ｇａ）Ａｓの化合物半導体の構造と同じであるが
、前記半導体層の最上導電層１４の上に、さらに低濃度
のｎ型導電層１５を形成する点、で異なる。Up to this point, n! according to the conventional example. 1InGaAs/In
The structure is the same as that of the AI(Ga)As compound semiconductor, but differs in that an n-type conductive layer 15 with a lower concentration is further formed on the uppermost conductive layer 14 of the semiconductor layer.
すなわち、前記ｎ型導重層１５は前記最上導電層１４の
上に、Ｉ！Ｉ 、Ａｌ、Ａｓ １Ｍ１ＩＢｌｌＥ方法に
よって蒸着して形成するｎ −ＩｎＡｌＡｓ層（厚さ５
ＧＯＡ）である、なお、その組成比は１１１ｏｓｚＡ１
ｏ、ｑｔＡｓ （Ｉｎ ： Ａｉ： Ａｓ ＝０−５
３：０．４７：ｌ）であり、また前記ｎ −ｌｎＡｌＡ
ｇｎ型導電層１５−プ埴は、最上導電層ｎ・−ｆＧａＡ
ｓ層１４のドープ埴（６Ｘ １０１８ｃ ｍ−３）と比
較するとｌ×１０１’ｃｍｉと低濃度である。That is, the n-type conductive layer 15 is formed on the uppermost conductive layer 14 by I! I, Al, As n-InAlAs layer (thickness 5
GOA), and its composition ratio is 111oszA1
o, qtAs (In: Ai: As =0-5
3:0.47:l), and the n-lnAlA
The gn-type conductive layer 15 is the uppermost conductive layer n·-fGaA.
Compared to the doped clay (6×10 18 cm −3 ) of the s-layer 14 , the concentration is as low as 1×10 1' cm.
コノように形成されたｎ型ＩｎＧａＡｓ／ ＩｎＡＩ（
Ｇａ）Ａｓの化合物半導体はＷＥＴ形成部とショットー
キダイオード形成部とに分られる。そして、エミッタ。n-type InGaAs/InAI (
The Ga)As compound semiconductor is divided into a WET forming part and a Schottky diode forming part. And the emitter.
ベース、コレクタ、カソード、７ノードの電極引き出し
のため、前記半導体層は所定の層までレジスト膜をマス
クとしてエツチングされる。In order to draw out the electrodes of the base, collector, cathode, and seven nodes, the semiconductor layer is etched to a predetermined layer using a resist film as a mask.
すなわち、まず所定のエミッタ導電層１８とｎ ・−１
ｎＧａＡｓ層（カソード層）１４を露出するため、ショ
ー／’）キーダイオード形成に必要なｎ−ｌｌｌＡｌＡ
ｓ層（アノード層）ｔｓＰＪ分のみにレジスト膜を形成
し、該レジスト膜をマスクとして他のｎ −１ｎＡＩＡ
ｇＰ！！はエツチングされる。また、ベース導電層２０
を露出するため不用のｎ・−１ｎＧａＡＳ層１８とｉ
−ＩｎＡＩ（Ｇａ）Ａｓ層１９とはエツチングされる。That is, first, a predetermined emitter conductive layer 18 and n.-1
To expose the nGaAs layer (cathode layer) 14, show/') n-lllAlA necessary for forming the key diode.
A resist film is formed only on the s layer (anode layer) tsPJ, and using the resist film as a mask, the other n −1nAIA
gP! ! is etched. In addition, the base conductive layer 20
The unnecessary n·-1nGaAS layer 18 and i
-The InAI(Ga)As layer 19 is etched.
次に、コレクタ導電層２２を露出するため、不用のｎ
・−ＩｎＧａＡｓ層２０とｉ −ｆｎＡＩ（Ｇａ）Ａｓ
層２１とはエツチングされる。なお、２３はＨＥＴ、Ｊ
とダイオード部との相尾干渉を防止するためにＨ′、０
゛又はＢ゛を注入することにより形成される絶縁層であ
る。Next, in order to expose the collector conductive layer 22, unnecessary n
-InGaAs layer 20 and i -fnAI(Ga)As
Layer 21 is etched. In addition, 23 is HET, J
H', 0 to prevent tail interference between the
This is an insulating layer formed by implanting B or B.
次いでＣｒ（２００人） 、 Ａｕ（３０００人）を抵
抗加熱方法により蒸着し、その後、パターニングするこ
とにより、電極Ｅ、Ｂ、Ｃ１およびＣｒ ／Ａｕ ’ｉ
′ｌｌｔ極１６，１７を形成する。Next, Cr (200 people) and Au (3000 people) were deposited by a resistance heating method, and then patterned to form electrodes E, B, C1 and Cr/Au'i.
'llt poles 16 and 17 are formed.
このようにして１本発明のショトツキ−ダイオードＤは
、ｎ −ｒｎＡＩＡｓ層１５とＣｒ ／ Ａ ｕ電極１
６との接触によって形成される（ショットキーバリアバ
イトφＢ ＝０．８ ｅＶ） 。In this way, one Schottsky diode D of the present invention has an n-rnAIAs layer 15 and a Cr/Au electrode 1.
(Schottky barrier bite φB = 0.8 eV).
本発明の実施例によれば、高速のＩｎＧａＡｓ／ＩｎＡ
Ｉ（Ｇａ）Ａｓ系のＨＥＴとシｆｆ−／トキーダイオー
ドとを同一基板上に形成することが可能となる。According to embodiments of the present invention, high-speed InGaAs/InA
It becomes possible to form an I(Ga)As-based HET and a shift/key diode on the same substrate.
次に、第３図は本発明の第２の実施例に係るｎ型ＧａＡ
ｓ／Ａｌ（Ｇａ）Ａｓ系の半導体装２７（７）構造を示
す断面図である。Next, FIG. 3 shows an n-type GaA according to a second embodiment of the present invention.
FIG. 3 is a cross-sectional view showing the structure of an s/Al(Ga)As-based semiconductor device 27(7).
同図において、２４はＧａ、Ａｓを分子線エピタキシー
技術方法（Ｍ−Ｂ−Ｅ方法）によって形成するＧａＡｓ
基板（半絶縁性基板）である、なお、前記基板２４はＨ
ＥＴ？Ｘ６とショットキーダイオード部とを形成する基
板である。In the same figure, 24 is GaAs formed by using molecular beam epitaxy method (M-BE method) with Ga and As.
The substrate 24 is a semi-insulating substrate.
ET? This is a substrate that forms X6 and a Schottky diode section.
２５は、ＧａＡｓ基板２４上にＧａ、ＡｓをＭ−Ｂ−Ｅ
方法で蒸着し、またＳｉをドープして形成するｎ °−
ＧａＡｓ層であり、コレクタ導電層である。25 is an M-B-E film of Ga and As on a GaAs substrate 24.
n°-
It is a GaAs layer and a collector conductive layer.
２６は前記コレクタ層２５上にＡｌ、Ｇａ。26 is Al and Ga on the collector layer 25;
ＡｓをＭ−Ｂ−Ｅ方法で蒸着して形成する１−ＡＩＣａ
Ａｓ層であり、コレクタバリヤ層である。1-AICa formed by depositing As by M-BE method
It is an As layer and a collector barrier layer.
なお、その組成比はＡｉｏ、ｘ Ｇａ ｏ、＋ Ａ！Ｉ
（ＡＭ：Ｇａ ：Ａｓ ＝Ｑ、３ ：０．７
：Ａｓ）である。The composition ratio is Aio, x Ga o, + A! I
(AM:Ga:As=Q,3:0.7
:As).
２７は前記コレクタバリヤ層２６の上にＧａ 。27 is Ga on the collector barrier layer 26.
ＡｓをＭ−Ｂ−Ｅ方法で落着して形成するｎ・ ＝Ｇａ
Ａｓ層であり、ベース導電層である。なお、その組成比
はコレクタ導電層と２５と同様である。n=Ga formed by depositing As by M-B-E method
It is an As layer and a base conductive layer. Note that the composition ratio is the same as that of the collector conductive layer 25.
２８はＩｉｊ記ベース導電層２７ 、ｈにコレクタバリ
ヤ層２６と同じ方法によって形成するｉ −ＡＩＧａＡ
Ｓ層であり、ベースバリヤ層である。なお、その−ｌ成
比はＡｉｏ２Ｇａ ｏ、ａ Ａｓ である。28 is a base conductive layer 27 described in Iij, and i-AIGaA is formed in h by the same method as the collector barrier layer 26.
It is an S layer and a base barrier layer. Note that the −l ratio is Aio2Ga o,a As .
２９は前記ＧａＡｓ基板２４の最上層に形成されるｎ・
−ＧａＡｓ層であり、エミッタ導電層である。なおその
組成比はコレクタ、ベース導′１［層と同じである。29 is an n.
-GaAs layer and emitter conductive layer. The composition ratio thereof is the same as that of the collector and base conductive layers.
ここまでは、従来例によりｎ型ＧａＡｓ／Ａｌ（Ｇａ）
Ａｓの化合物半導体層の構造と同じであるが、前記半導
体層の最上導電膜２９上にさらに低濃度のｆｉ型導電膜
３０を形成する点で異なる。Up to this point, according to the conventional example, n-type GaAs/Al(Ga)
The structure is the same as that of the As compound semiconductor layer, but differs in that a lower concentration fi-type conductive film 30 is further formed on the uppermost conductive film 29 of the semiconductor layer.
すなわち、前記ｎｆｉ導電層３０は前記最上導電膜２９
の上にＧａ、ＡｓをＭ−Ｂ−Ｅ方法で蒸着して形成する
ｎ−ＧａＡｓ層（厚さ５００人）である。That is, the NFI conductive layer 30 is the uppermost conductive film 29.
This is an n-GaAs layer (500 layers thick) formed by vapor-depositing Ga and As on the substrate using the M-BE method.
Ｓｉのドープ−にはｌＸｌ０Ｉ’ｃｍ−３である。For Si doping, it is 1X10I'cm-3.
このようにして形成されたｎＪｆｉにａＡｓ基板／Ａｌ
（Ｇａ）＾Ｓの化合物半導体はＨＥＴ形成部とショット
キーダイオード形ｆｆ１ｉとに分けられる８そしてエミ
ッタ、ベース、コレクタ、カソード、７ノードのＩ［極
引出しのために前記半導体層は所定の層までレジストＩ
ｆｌをマスクとしてエツチングされる。なお、エツチン
グ方法は第１の実施例と同様である。また、３８はＨＥ
Ｔ部とショー７トキーダイオーＦ部との相〃モ渉を防ｌ
ＩニするためにＨｏ 。On the nJfi formed in this way, aAs substrate/Al
The (Ga)^S compound semiconductor is divided into a HET formation part, a Schottky diode type ff1i, an emitter, a base, a collector, a cathode, and a node I [for polar extraction, the semiconductor layer is extended to a predetermined layer. Resist I
It is etched using fl as a mask. Note that the etching method is the same as in the first embodiment. Also, 38 is HE
Prevent conflict between the T part and the short key diode F part.
Ho to do it.
０゛又はＢ゛を注入することにより形成される絶縁層で
ある。This is an insulating layer formed by implanting 0' or B'.
次にＡｕＧｅ／ Ａｕ層（厚さ２００ Ａ ／ ３００
０Ａ ）を電子銃蒸着方法によって形成し、その後パタ
ーニングすることにより、電極Ｅ、Ｂ、ＣおよびＡｕＧ
ｅ／Ａｕ ’＋［極２を形成する。Next, AuGe/Au layer (thickness 200 A/300
0A) by an electron gun evaporation method and then patterned to form electrodes E, B, C and AuG.
e/Au'+[forms pole 2.
次いＴ’ Ｔ ｉ ／ Ａ ｕ ９ （厚さ２ＱＱ Ａ
／ ３ＱＯＯＡ ）を電子蒸着方法によって形成し、
その後パターニングすることによりＴｉ／Ａｕ′Ｉｔｉ
極３１を形成する。Then T' T i / A u 9 (thickness 2QQ A
/3QOOA) is formed by an electron vapor deposition method,
After that, by patterning Ti/Au'Iti
A pole 31 is formed.
このようにして、本発明のショトツキ−ダイオードＤは
、ｎ −ＧａＡｓ層３５とＴｉ／Ａｕ電極３１との接触
によって形成される（ショー２トキーバリアハイトφｓ
＝０．８ ｅＶ） 。In this way, the Schottky diode D of the present invention is formed by the contact between the n-GaAs layer 35 and the Ti/Au electrode 31 (the Schottky barrier height φs
=0.8 eV).
本発明の実施例によれば、高速のＧａＡｓ／Ａｌ（Ｇａ
）Ａｓ系のＨＥＴとショットキーダイオードとを同一基
板上に形成することが可迩となる。According to embodiments of the present invention, high speed GaAs/Al (Ga
) It becomes possible to form an As-based HET and a Schottky diode on the same substrate.
なおこの半導体！Ｉｔ２？の構造は、他のＨＢＴ。Furthermore, this semiconductor! It2? The structure of is similar to that of other HBTs.
ＲＨＥＴ、ＲＢＴなどにも応用できる。It can also be applied to RHET, RBT, etc.
以り説明したように、本発明によればＨＥＴとショット
キーダイオードとを同一のノ＾仮に形成することができ
るので、高速の論理ゲート回路等を集植化することが可
能になる。As explained above, according to the present invention, a HET and a Schottky diode can be formed in the same node, making it possible to cluster high-speed logic gate circuits and the like.
第１図は本発明の半導体装置の原理構成を説明する断面
図。
第２図は本発明の第１の実施例に係る半導体装置を説明
する図。
第３図は本発明の第２の実施例に係る半導体装置を説明
する断面図。
第４図は従来例に係る半導体！Ａｌを説明する断面図で
ある。
（符号の説明）
ｌ・・・半絶縁体基板。
２・・・ｎ型化合物半導体、
３．２３．３８・・・絶縁層。
４・・・ｎ型化合物半導体の最上導電層、５・・・ｎ型
導重層。
６．７・・・金＆Ａ電極、
８・−ｎ型化合物半導体、
９．３９−−ＩｎＰ基板、
１０．２２．４Ｏ−−−ｎ ８ − 夏ｎＣ；ａＡｓ
Ｗ、１１ 、２１ 、４１−＝ ｉ −ＩｎＡＩ（
Ｃａ）Ａｓ層。
１２ 、２０ 、４２−−ｎ・−１ｎＧａＡｓ層１ ３
、 ｌ ９ 、 ４ ３ ・・−ｉ −Ｉ
ｎＡＩ（Ｇａ）Ａｓ層。
１４ 、１８ 、４４−−−ｎ’ −１ｎＧａＡｇ層
。
１５ ・−ｎ−ＩｎＡｌＡｓ１ｆ！、
１６−−−Ｃｒ ／Ａｕ電極（アート電極）、１７ ・
＝ Ｃｒ ／ Ａ ｕ ’ｔｔｔ極（カソード電極）。
２４−＝ＧａＡｓ基板。
２５ 、３７−−− ｎ・−ＧａＡｓ層、２ ５ 、
３ ６−−− ｉ −ＡＩＧａＡｇＪｆｉ、２７
．３５−ｎ・ −ＧａＡｇ層、
２８ 、３４＝−ｉ −ＡＩＧａＡｓ層、２９ 、３３
・・−ｎｌ−ＧａＡｓ基板、３０−−− ｎ −ＧａＡ
ｓ層。
３１＝Ｔｉ ／Ａｕ電極（７ノード電極）、３２・−Ａ
ｕＧｅ／ Ａｕ電極（カソード電極）、Ｅ・・・エミッ
タ電極。
Ｂ・・・ベース電極。
Ｃ・・・コレクタ電極。
Ｄ・・・ショットキーダイオード。
代理人弁理士 井桁 貞ニーｊ）、（：％Ｃ０Ｌ）
（ｂ）
不イヒ日Ｈｔｌ艮理、づ」（べ忘割乙日Ｈする図第１因
；’ＩＪｅＢｎ ＋＝ （＃ ３Ｘ ｌ ｒ寅、ｔＴｈ
＃ｎｌ ｐｉ６ｇ−ｒＸ、ｉｌ第２図
木、メＲ亡日月１で係る′≧）２め突ぷと便１とメ３チ
、朗す５１＋ｂ＋
◇袋長１兄朗する圀
−ｔｖ ４ 代ｉツFIG. 1 is a sectional view illustrating the principle structure of a semiconductor device according to the present invention. FIG. 2 is a diagram illustrating a semiconductor device according to a first embodiment of the present invention. FIG. 3 is a sectional view illustrating a semiconductor device according to a second embodiment of the present invention. Figure 4 shows a conventional semiconductor! FIG. 2 is a cross-sectional view illustrating Al. (Explanation of symbols) l: Semi-insulating substrate. 2...n-type compound semiconductor, 3.23.38...insulating layer. 4... Uppermost conductive layer of n-type compound semiconductor, 5... N-type conductive layer. 6.7...Gold & A electrode, 8--n-type compound semiconductor, 9.39--InP substrate, 10.22.4O---n 8-Summer nC; aAs
W, 11, 21, 41-= i-InAI(
Ca) As layer. 12, 20, 42--n・-1nGaAs layer 1 3
, l9, 43...-i-I
nAI(Ga)As layer. 14, 18, 44---n'-1nGaAg layer. 15 ・-n-InAlAs1f! , 16---Cr/Au electrode (art electrode), 17 ・
= Cr/A u 'ttt electrode (cathode electrode). 24-=GaAs substrate. 25, 37--- n・-GaAs layer, 25,
3 6---i-AIGaAgJfi, 27
．． 35-n-GaAg layer, 28, 34=-i-AIGaAs layer, 29, 33
...-nl-GaAs substrate, 30--- n-GaA
s layer. 31=Ti/Au electrode (7 node electrode), 32・-A
uGe/Au electrode (cathode electrode), E...emitter electrode. B...Base electrode. C...Collector electrode. D... Schottky diode. Representative Patent Attorney Igeta Sadanij), (:%C0L) (b) ふいひ日Htl艮り、zu" ,tTh
#nl pi6g-r tsu
Claims (3)
体８で構成されるホットエレクトロンをキャリアとする
トランジスタ（ＨＥＴ）部と、 前記共通基板上に設けられた該ｎ型化合物半導体２の最
上導電層４の上部に低濃度のｎ型導電層８を設け、かつ
該最上導電層４と該ｎ型導電層５のそれぞれに、金属電
極６、７を形成するショットキーダイオード部とを有す
ることを特徴とする半導体装置。(1) A transistor (HET) section that uses hot electrons as carriers and is composed of an n-type compound semiconductor 8 with a semi-insulating substrate 1 as a common substrate, and a transistor (HET) section that uses hot electrons as carriers, and the n-type compound semiconductor 2 provided on the common substrate. A low concentration n-type conductive layer 8 is provided on the uppermost conductive layer 4, and the uppermost conductive layer 4 and the n-type conductive layer 5 each have a Schottky diode portion forming metal electrodes 6 and 7. A semiconductor device characterized by:
合物半導体２がＩｎＧａＡｓ／ＩｎＡｌ（Ｇａ）Ａｓで
あり、ｎ型導電層５がｎ−ＩｎＡｌＡｓ層であり、金属
電極６、７がＣｒ／Ａｕ層であることを特徴とする特許
請求の範囲第１項に記載の半導体装置。(2) The semi-insulating substrate 1 is an InP substrate, the n-type compound semiconductor 2 is InGaAs/InAl(Ga)As, the n-type conductive layer 5 is an n-InAlAs layer, and the metal electrodes 6 and 7 are The semiconductor device according to claim 1, wherein the semiconductor device is a Cr/Au layer.
化合物半導体２がＧａＡｓ／Ａｌ（Ｇａ）Ａｓであり、
ｎ導電層５がｎ−ＧａＡｓ層であり、金属電極６、７が
ＡｕＧｅ／Ａｕ層であることを特徴とする特許請求の範
囲第１項に記載の半導体装置。(3) the semi-insulating substrate 1 is a GaAs substrate, the n-type compound semiconductor 2 is GaAs/Al(Ga)As,
2. The semiconductor device according to claim 1, wherein the n-conducting layer 5 is an n-GaAs layer, and the metal electrodes 6, 7 are AuGe/Au layers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13843987A JPS63302557A (en) | 1987-06-02 | 1987-06-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13843987A JPS63302557A (en) | 1987-06-02 | 1987-06-02 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63302557A true JPS63302557A (en) | 1988-12-09 |
Family
ID=15222013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13843987A Pending JPS63302557A (en) | 1987-06-02 | 1987-06-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63302557A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5063426A (en) * | 1990-07-30 | 1991-11-05 | At&T Bell Laboratories | InP/InGaAs monolithic integrated photodetector and heterojunction bipolar transistor |
| US5489798A (en) * | 1993-07-08 | 1996-02-06 | Sumitomo Electric Industries, Ltd. | Opto-electronic integrated circuit |
-
1987
- 1987-06-02 JP JP13843987A patent/JPS63302557A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5063426A (en) * | 1990-07-30 | 1991-11-05 | At&T Bell Laboratories | InP/InGaAs monolithic integrated photodetector and heterojunction bipolar transistor |
| US5489798A (en) * | 1993-07-08 | 1996-02-06 | Sumitomo Electric Industries, Ltd. | Opto-electronic integrated circuit |
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