JPS6329299B2 - - Google Patents
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- JPS6329299B2 JPS6329299B2 JP54169036A JP16903679A JPS6329299B2 JP S6329299 B2 JPS6329299 B2 JP S6329299B2 JP 54169036 A JP54169036 A JP 54169036A JP 16903679 A JP16903679 A JP 16903679A JP S6329299 B2 JPS6329299 B2 JP S6329299B2
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- 238000012937 correction Methods 0.000 claims description 67
- 230000005540 biological transmission Effects 0.000 claims description 16
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- 238000002405 diagnostic procedure Methods 0.000 claims description 3
- 238000003745 diagnosis Methods 0.000 claims 3
- 238000000926 separation method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は診断方式、特に記憶回路と、該記憶回
路に格納するデータに誤り訂正符号を付加する誤
り訂正符号発生回路と、該記憶回路からの読取り
データにより誤り検出訂正を行うデータ訂正回路
とを有する記憶装置における診断方式に関す。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a diagnostic method, in particular, a memory circuit, an error correction code generation circuit that adds an error correction code to data stored in the memory circuit, and an error detection and correction method using data read from the memory circuit. The present invention relates to a diagnostic method for a storage device having a data correction circuit that performs.
一般に情報処理装置等において処理対象データ
を誤りなく記憶装置に格納し、また該記憶装置か
ら読取るために、例えばHamming codeの如き
誤り訂正符号を処理対象データに付加することが
広く行はれている。 In general, in information processing devices and the like, in order to store data to be processed in a storage device without error and to read it from the storage device, it is widely practiced to add an error correction code such as a Hamming code to the data to be processed. .
第１図は従来あるかゝる記憶装置の構成の一例
を示す図である。第１図において、記憶装置に格
納すべきデータは送信レジスタSRに、また該デ
ータの格納アドレスはアドレスレジスタARに蓄
積される。該データは誤り訂正符号発生回路
ECCGに伝達され、該誤り訂正符号発生回路
ECCGにおいて公知の法則に従つて、該データに
対応したHamming codeが作成される。誤り訂
正符号発生回路ECCGは、送信レジスタSRより
受領したデータに作成したHamming codeを付
加し、記憶回路ＭのアドレスレジスタARに蓄積
済みの格納アドレスに格納する。次に記憶回路Ｍ
から、アドレスレジスタARに蓄積される読取り
アドレスに基づいて読取られたHamming code
付きデータは、一旦データ訂正回路ECCCに伝達
される。該データ訂正回路ECCCは公知の法則に
従つて受領データの誤りの有無を検査し、誤りビ
ツトが発見されゝば該誤りビツトを訂正したの
ち、正しいデータを受信レジスタRRに伝達す
る。若しデータの誤りが２ビツト以上に同時に発
生すれば、データ訂正回路は該誤りビツト群の訂
正は不可能となり、誤りの存在を表示するに止ま
る。 FIG. 1 is a diagram showing an example of the configuration of such a conventional storage device. In FIG. 1, data to be stored in a storage device is stored in a transmission register SR, and the storage address of the data is stored in an address register AR. The data is generated by an error correction code generation circuit.
transmitted to the ECCG and the error correction code generation circuit
A Hamming code corresponding to the data is created according to a known rule in ECCG. The error correction code generation circuit ECCG adds the created Hamming code to the data received from the transmission register SR, and stores it at the storage address already stored in the address register AR of the memory circuit M. Next, memory circuit M
Hamming code read based on the read address stored in the address register AR from
The attached data is once transmitted to the data correction circuit ECCC. The data correction circuit ECCC checks the received data for errors according to known rules, and if an erroneous bit is found, corrects the erroneous bit and then transmits correct data to the receiving register RR. If data errors occur in two or more bits at the same time, the data correction circuit is unable to correct the group of erroneous bits and only indicates the existence of errors.
以上の如く従来ある記憶装置においては、記憶
装置が正常に動作するか否かは送信レジスタSR
に蓄積される格納データと、受信レジスタRRに
蓄積される読取りデータとを比較する以外にな
く、例えば１ビツトの誤りが記憶回路Ｍにおいて
発生しても、データ訂正回路ECCCが正常に訂正
を行えば格納データと読取りデータの比較では誤
りは発見されない。また仮に比較の結果読取りデ
ータが格納データと相違した場合にも、記憶装置
を構成する何れの回路に障害が存在するかを究明
する手段が無かつた。 As mentioned above, in conventional storage devices, whether or not the storage device operates normally depends on the transmission register SR.
There is no other way than to compare the stored data stored in the memory circuit M with the read data stored in the reception register RR. Even if, for example, a 1-bit error occurs in the memory circuit M, the data correction circuit ECCC will correct it correctly. For example, no errors are discovered when comparing stored data and read data. Furthermore, even if the read data differs from the stored data as a result of the comparison, there is no means to find out which circuit of the storage device is at fault.
本発明の目的は、従来ある記憶装置の前述の如
き欠点を除去し、記憶装置の正常性を各構成回路
について確認する手段を提供し、障害箇所の明確
化、修復の迅速化を図るにある。 An object of the present invention is to eliminate the above-mentioned drawbacks of conventional storage devices, provide a means for confirming the normality of the storage device for each component circuit, and clarify the fault location and speed up repair. .
この目的は、記憶回路と、該記憶回路に格納す
るデータに誤り訂正符号を付加する誤り訂正符号
発生回路と、該記憶回路からの読取りデータによ
り誤り検出訂正を行うデータ訂正回路とを有する
記憶装置において、該誤り訂正符号発生回路及び
該データ訂正回路に対するバイパス経路並びに切
替えゲイトを設け、該記憶回路を診断する時は、
誤り訂正符号付き送信データ（任意のｎ＋ｋビツ
ト二進データ）を該誤り訂正符号発生回路に対す
るバイパス経路を経由して直接該記憶回路に格納
し、更に該記憶回路からの読取りデータを該デー
タ訂正回路に対するバイパス経路を経由して直接
受信するよう該切替えゲイトを切替え、この送受
データ（ｎ＋ｋビツト）を比較することにより診
断し、該誤り訂正符号発生回路を診断する時は、
送信データ（任意のｎビツト二進データ）を該誤
り訂正符号発生回路を経由することにより該送信
データに対応する誤り訂正符号（ｋビツト）を付
加して該記憶回路に格納し、更に該記憶回路から
の読取りデータを該データ訂正回路に対するバイ
パス回路を経由して直接抽出受信するように切替
えゲートを切替え、この受信データ（ｎ＋ｋビツ
ト）を送信データ（ｎビツト）並びに別途作成さ
れた該送信データに対応する誤り訂正符号（ｋビ
ツト）と比較することにより診断し、該データ訂
正回路を診断する時は、誤り訂正符号付き送信デ
ータ（任意のｎ＋ｋビツト二進データ）を該誤り
訂正符号発生回路に対するバイパス経路を経由し
て直接該記憶回路に格納し、更に該記憶回路から
の読取りデータを該データ訂正回路を経由するこ
とにより誤りを検出訂正して抽出受信するように
切替えゲイトを切替え、この受信データ（ｎビツ
ト）を該送信データ（ｎ＋ｋビツト）のうちのｎ
ビツトと比較することにより達成される。 This purpose is to provide a storage device having a storage circuit, an error correction code generation circuit that adds an error correction code to data stored in the storage circuit, and a data correction circuit that performs error detection and correction using data read from the storage circuit. When diagnosing the memory circuit by providing a bypass path and a switching gate for the error correction code generation circuit and the data correction circuit,
Transmission data with an error correction code (arbitrary n+k bit binary data) is directly stored in the storage circuit via a bypass path to the error correction code generation circuit, and read data from the storage circuit is stored in the data correction circuit. When diagnosing the error correction code generation circuit by switching the switching gate to receive data directly via the bypass path and comparing the transmitted and received data (n+k bits),
Transmission data (arbitrary n-bit binary data) is passed through the error correction code generation circuit, an error correction code (k bits) corresponding to the transmission data is added, and stored in the storage circuit. The switching gate is switched so that the read data from the circuit is directly extracted and received via the bypass circuit for the data correction circuit, and this received data (n+k bits) is combined with the transmitted data (n bits) and the separately prepared transmitted data. When diagnosing the data correction circuit, transmit data with an error correction code (any n+k bit binary data) is compared with the error correction code (k bits) corresponding to the error correction code generation circuit. The switching gate is switched so that data read from the storage circuit is directly stored in the storage circuit via the bypass path, and the data read from the storage circuit is detected and corrected for errors and extracted and received. The received data (n bits) is converted into n of the transmitted data (n+k bits).
This is achieved by comparing with bits.
以下本発明の一実施例を第２図により説明す
る。 An embodiment of the present invention will be described below with reference to FIG.
第２図において、アドレスレジスタAR、送信
レジスタSR、受信レジスタRR、誤り訂正符号発
生回路ECCG、データ訂正回路ECCCおよび記憶
回路Ｍは第１図に示す対応回路と同一機能を有す
る。更に第２図においては、誤り訂正符号発生回
路ECCGに対するバイパス経路ｐ並びに切替えゲ
イトP1およびP2と、データ訂正回路ECCCに対す
るバイパス経路ｑ並びに切替えゲイトQ1および
Q2とが設けられている。通常は切分け信号Ｐお
よびＱは何れも１に保たれているため、ゲイト
P1およびQ1が閉結状態となり、ゲイトP2および
Q2は開放状態となるため、送信レジスタSRに蓄
積された格納データは誤り訂正符号発生回路
ECCGにおいて公知の法則に従つて作成された
Hamming codeを付加され、アドレスレジスタ
ARに蓄積済みの格納アドレスに基づき記憶回路
Ｍに格納される。またデータ読取りも、アドレス
レジスタに蓄積済みの読取りアドレスに基づき記
憶回路Ｍから読取られたHamming code付きデ
ータは、データ訂正回路ECCCにより誤りの有無
を検査され、１ビツトの誤りが発見されゝば訂正
されたのち、受信レジスタRRに伝達される。 In FIG. 2, address register AR, transmission register SR, reception register RR, error correction code generation circuit ECCG, data correction circuit ECCC, and storage circuit M have the same functions as the corresponding circuits shown in FIG. Furthermore, in FIG. 2, a bypass path p and switching gates P 1 and P 2 for the error correction code generation circuit ECCG, and a bypass path q and switching gates Q 1 and P 2 for the data correction circuit ECCC are shown.
Q 2 is provided. Normally, both the separation signals P and Q are kept at 1, so the gate
P 1 and Q 1 are closed, gates P 2 and
Since Q 2 is open, the stored data accumulated in the transmission register SR is sent to the error correction code generation circuit.
Created according to laws known in ECCG
Added Hamming code and address register
The data is stored in the memory circuit M based on the storage address already stored in the AR. In addition, when reading data, data with a Hamming code read from the memory circuit M based on the read address already stored in the address register is checked for errors by the data correction circuit ECCC, and if a 1-bit error is found, it is corrected. After that, it is transmitted to the reception register RR.
次に記憶回路Ｍ単体の性能を確認する場合に
は、切分け信号ＰおよびＱを共に０に設定する。
これらの切分け信号状態によりゲイトP1および
Q1は開放され、ゲイトP2およびQ2は閉結される。
かゝる状態において送信レジスタSRに蓄積され
たHamming code付き格納データ（任意のｎ＋
ｋビツト二進データ）はバイパス経路ｐを経由し
てアドレスレジスタARに蓄積済みの格納アドレ
スに基づき、直接記憶回路Ｍに格納される。次に
該データをアドレスレジスタARに格納済みの読
取りアドレスに基づき読取る場合には、読取られ
たデータ（ｎ＋ｋビツト）はバイパス経路ｑを経
由して直接受信レジスタRRに蓄積される。従つ
て受信レジスタに蓄積される読取りデータ（ｎ＋
ｋビツト）を送信レジスタSRに蓄積される格納
データ（ｎ＋ｋビツト）と比較することにより、
記憶回路Ｍ単体の性能が確認出来る。 Next, when checking the performance of the memory circuit M alone, the separation signals P and Q are both set to 0.
These isolation signal states cause gates P 1 and
Q 1 is open and gate P 2 and Q 2 are closed.
In such a state, the stored data with Hamming code (any n+
k-bit binary data) is directly stored in the memory circuit M via the bypass path p based on the storage address already stored in the address register AR. Next, when the data is read based on the read address already stored in the address register AR, the read data (n+k bits) is directly stored in the receive register RR via the bypass path q. Therefore, the read data (n+
By comparing the stored data (n+k bits) stored in the transmission register SR,
The performance of the memory circuit M alone can be confirmed.
また誤り訂正符号発生回路ECCG単体の性能を
確認する場合には、切分け信号Ｐは１に切分け信
号Ｑは０に設定する。これらの切分け信号状態に
よりゲイトP1およびQ2が閉結され、ゲイトP2お
よびQ1が開放される。最初送信レジスタSRに蓄
積された格納データ（任意のｎビツト二進デー
タ）は誤り訂正符号発生回路ECCGに伝達され
る。誤り訂正符号発生回路ECCGは公知の法則に
従つて該データに対応するHamming code（ｋビ
ツト）を作成し、送信レジスタSRから受領した
データに付加（ｎ＋ｋビツト）してアドレスレジ
スタARに蓄積済みの格納アドレスに基づき、記
憶回路Ｍに格納する。次にHamming code付き
該データが、アドレスレジスタに蓄積済みの読取
りアドレスに基づき記憶回路Ｍから読取られる
と、バイパス経路ｑを経由して直接受信レジスタ
RRにHamming code付きデータ（ｎ＋ｋビツ
ト）が伝達される。受信レジスタRRに蓄積され
た該Hamming code付き読取りデータ（ｎ＋ｋ
ビツト）を送信レジスタSRに蓄積済みの格納デ
ータ（ｎビツト）並びに公知の法則に従い求めら
れる該データに対応するHamming code（ｋビツ
ト）と比較することにより記憶回路Ｍおよび誤り
訂正符号発生回路ECCGの総合性能が確認され
る。記憶回路Ｍ単体を前述の如く切分け信号Ｐお
よびＱを共に０に設定することにより、予め正常
であることを確認しておけば、前記総合性能から
誤り訂正符号発生回路ECCG単体の性能を確認す
ることが出来る。 Further, when checking the performance of the error correction code generating circuit ECCG alone, the separation signal P is set to 1 and the separation signal Q is set to 0. These isolation signal states close gates P 1 and Q 2 and open gates P 2 and Q 1 . The stored data (arbitrary n-bit binary data) initially accumulated in the transmission register SR is transmitted to the error correction code generation circuit ECCG. The error correction code generation circuit ECCG creates a Hamming code (k bits) corresponding to the data according to a known law, adds it (n+k bits) to the data received from the transmission register SR, and stores it in the address register AR. It is stored in the memory circuit M based on the storage address. Next, when the data with the Hamming code is read from the memory circuit M based on the read address already stored in the address register, it is directly sent to the receiving register via the bypass path q.
Hamming coded data (n+k bits) is transmitted to the RR. Read data (n+k) with corresponding Hamming code accumulated in reception register RR
By comparing the stored data (n bits) stored in the transmission register SR and the Hamming code (k bits) corresponding to the data obtained according to a known law, the memory circuit M and the error correction code generating circuit ECCG are Overall performance is confirmed. If you confirm in advance that the storage circuit M is normal by setting both the isolation signals P and Q to 0 as described above, then you can check the performance of the error correction code generation circuit ECCG alone from the overall performance. You can.
同様に、データ訂正回路ECCCの性能確認も、
切分け信号Ｐを０に切分け信号Ｑを１に設定し、
予め公知の法則に従つて求められたHamming
code付きデータ（任意のｎ＋ｋビツト二進デー
タ）を送信レジスタSRに蓄積し、バイパス経路
ｐを経由して直接記憶回路Ｍに格納する。該デー
タを読取る場合はデータ訂正回路ECCCにより誤
りを検出訂正したのち受信レジスタRRに蓄積す
る（ｎビツト）。該蓄積データを送信レジスタSR
に蓄積済みデータ〔（ｎ＋ｋビツト）のうちのｎ
ビツト〕と比較することにより記憶回路及びデー
タ訂正回路ECCCの総合試験が確認される。この
場合にも、前述の如くに切分け信号Ｐ及びＱを共
に０に設定することにより、記憶回路単体が予め
正常であることを確認しておけば、前記総合性能
からデータ訂正回路ECCC単体の性能を確認する
ことが出来る。以上の説明から明らかな如く、本
実施例によれば切分け信号ＰおよびＱの少くとも
一方を０に設定することにより、記憶装置を構成
する記憶回路Ｍ、誤り訂正符号発生回路ECCGお
よびデータ訂正回路ECCCの単体性能を確認する
ことが出来る。 Similarly, the performance of the data correction circuit ECCC can also be confirmed.
Set the cutting signal P to 0 and the cutting signal Q to 1,
Hamming determined in advance according to known laws
Coded data (any n+k bit binary data) is accumulated in the transmission register SR and directly stored in the storage circuit M via the bypass path p. When reading the data, errors are detected and corrected by the data correction circuit ECCC and then stored in the reception register RR (n bits). Send the accumulated data to register SR
Data stored in [n of (n+k bits)]
Comprehensive testing of the memory circuit and data correction circuit ECCC is confirmed by comparing it with [BIT]. In this case as well, if you confirm in advance that the storage circuit alone is normal by setting both the separation signals P and Q to 0 as described above, the data correction circuit ECCC alone can be You can check the performance. As is clear from the above description, according to this embodiment, by setting at least one of the separation signals P and Q to 0, the memory circuit M, the error correction code generation circuit ECCG, and the data correction It is possible to check the standalone performance of the circuit ECCC.
なお第２図はあく迄本発明の一実施例に過ぎ
ず、例えば誤り訂正符号としてHamming code
以外の符号が採用される場合にも、本発明の効果
は変らない。またバイパス経路を設ける構成回路
も本実施例に限定されない。 Note that FIG. 2 is only one embodiment of the present invention, and for example, Hamming code is used as an error correction code.
Even if other symbols are used, the effects of the present invention do not change. Furthermore, the configuration circuit in which the bypass path is provided is not limited to this embodiment.
以上本発明によれば、記憶装置を構成する回路
にバイパス経路を設けることにより、記憶装置の
正常性を各構成回路について確認することが可能
となり、障害箇所が速かに明確化され、修復時間
も短縮することが出来る。 As described above, according to the present invention, by providing a bypass path in the circuits that constitute a storage device, it becomes possible to check the normality of the storage device for each component circuit, and the fault location can be quickly identified and the repair time can be reduced. can also be shortened.
第１図は従来ある記憶装置の構成の一例を示す
図、第２図は本発明の一実施例による記憶装置の
構成を示す図である。
図において、Ｍ……記憶回路、ECCG……誤り
訂正符号発生回路、ECCC……データ訂正回路、
ｐ，ｑ……バイパス経路、Ｐ，Ｑ……切分け信
号、P1，P2，Q1，Q2……ゲイト、AR……アドレ
スレジスタ、SR……送信レジスタ、RR……受信
レジスタ。
FIG. 1 is a diagram showing an example of the configuration of a conventional storage device, and FIG. 2 is a diagram showing the configuration of a storage device according to an embodiment of the present invention. In the figure, M...memory circuit, ECCG...error correction code generation circuit, ECCC...data correction circuit,
p, q ... bypass path, P, Q...separation signal, P1 , P2, Q1 , Q2 ...gate, AR...address register, SR...transmission register, RR...reception register.
Claims (1)
誤り訂正符号を付加する誤り訂正符号発生回路
と、該記憶回路からの読取りデータにより誤り検
出訂正を行うデータ訂正回路とを有する記憶装置
において、 該誤り訂正符号発生回路及び該データ訂正回路
に対するバイパス経路並びに切替えゲイトを設
け、 該記憶回路を診断する時は、誤り訂正符号付き
送信データ（任意のｎ＋ｋビツト二進データ）を
該誤り訂正符号発生回路に対するバイパス経路を
経由して直接該記憶回路に格納し、更に該記憶回
路からの読取りデータを該データ訂正回路に対す
るバイパス経路を経由して直接受信するよう該切
替えゲイトを切替え、この送受データ（ｎ＋ｋビ
ツト）を比較することにより診断し、 該誤り訂正符号発生回路を診断する時は、送信
データ（任意のｎビツト二進データ）を該誤り訂
正符号発生回路を経由することにより該送信デー
タに対応する誤り訂正符号（ｋビツト）を付加し
て該記憶回路に格納し、更に該記憶回路からの読
取りデータを該データ訂正回路に対するバイパス
回路を経由して直接抽出受信するように切替えゲ
ートを切替え、この受信データ（ｎ＋ｋビツト）
を送信データ（ｎビツト）並びに別途作成された
該送信データに対応する誤り訂正符号（ｋビツ
ト）と比較することにより診断し、 該データ訂正回路を診断する時は、誤り訂正符
号付き送信データ（任意のｎ＋ｋビツト二進デー
タ）を該誤り訂正符号発生回路に対するバイパス
経路を経由して直接該記憶回路に格納し、更に該
記憶回路からの読取りデータを該データ訂正回路
を経由することにより誤りを検出訂正して抽出受
信するように切替えゲイトを切替え、この受信デ
ータ（ｎビツト）を該送信データ（ｎ＋ｋビツ
ト）のうちのｎビツトと比較することにより診断
することを特徴とする診断方式。[Claims] 1. A storage circuit, an error correction code generation circuit that adds an error correction code to data stored in the storage circuit, and a data correction circuit that performs error detection and correction using data read from the storage circuit. In the storage device having the error correction code, a bypass path and a switching gate are provided for the error correction code generation circuit and the data correction circuit, and when diagnosing the storage circuit, transmission data with an error correction code (any n+k bit binary data) is The switching gate is switched so that the data is directly stored in the storage circuit via a bypass path to the error correction code generation circuit, and the data read from the storage circuit is directly received via the bypass path to the data correction circuit. Diagnosis is made by comparing the transmitted and received data (n+k bits), and when diagnosing the error correction code generation circuit, the transmission data (any n-bit binary data) must be passed through the error correction code generation circuit. Accordingly, an error correction code (k bits) corresponding to the transmitted data is added and stored in the storage circuit, and read data from the storage circuit is directly extracted and received via a bypass circuit for the data correction circuit. Switch the switching gate to this received data (n+k bits)
Diagnosis is made by comparing the transmitted data (n bits) and the separately created error correction code (k bits) corresponding to the transmitted data. Any n+k bit binary data) is directly stored in the memory circuit via a bypass path to the error correction code generation circuit, and furthermore, the read data from the memory circuit is passed through the data correction circuit to eliminate errors. A diagnostic method characterized in that a switching gate is switched so that data is extracted and received after detection and correction, and diagnosis is made by comparing this received data (n bits) with n bits of the transmitted data (n+k bits).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16903679A JPS5693192A (en) | 1979-12-25 | 1979-12-25 | Diagnosis system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16903679A JPS5693192A (en) | 1979-12-25 | 1979-12-25 | Diagnosis system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5693192A JPS5693192A (en) | 1981-07-28 |
| JPS6329299B2 true JPS6329299B2 (en) | 1988-06-13 |
Family
ID=15879121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16903679A Granted JPS5693192A (en) | 1979-12-25 | 1979-12-25 | Diagnosis system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5693192A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237304A (en) * | 1989-03-10 | 1990-09-19 | Matsushita Electric Ind Co Ltd | Arithmetic unit |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011952A (en) * | 1983-07-01 | 1985-01-22 | Mitsubishi Electric Corp | Semiconductor memory device with error correcting means |
| JPH07113884B2 (en) * | 1985-12-28 | 1995-12-06 | 株式会社東芝 | Logic circuit |
| JPH01183741A (en) * | 1988-01-18 | 1989-07-21 | Fujitsu Ltd | Diagnosis system for data processing circuit |
| JPH01201736A (en) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | Microcomputer |
| KR100803373B1 (en) | 2007-02-09 | 2008-02-13 | 주식회사 하이닉스반도체 | Circuit for detecting data error of semiconductor memory apparatus |
-
1979
- 1979-12-25 JP JP16903679A patent/JPS5693192A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237304A (en) * | 1989-03-10 | 1990-09-19 | Matsushita Electric Ind Co Ltd | Arithmetic unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5693192A (en) | 1981-07-28 |
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