JPS63288034A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高周波動作を行う回路
に使用されるものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and is particularly used for a circuit that operates at a high frequency.
高周波動作に適した半導体装置として、例えばガリウム
ヒ素による半導体装置が知られている。As a semiconductor device suitable for high frequency operation, a semiconductor device using gallium arsenide, for example, is known.
このような半導体装置の外囲器は一般にセラミックスパ
ッケージとなっており、中央の凹部によって形成された
空間（キャビティ）内には半導体チップ（例えばガリウ
ムヒ素チップ）を載置している。そして、その周囲に形
成されたメタル配線と半導体チップの電極パッドはワイ
ヤにより接続し、セラミックス製の蓋を被せて気密封止
をするようにしている。ざらに、このようなパッケージ
では、上記配線に接続されたメタライズ層等の導体がパ
ッケージの外側壁に沿って下方に向かい、リードレスチ
ップキャリアを構成している。そして、これにより安定
に高密度の実装が可能になっている。The envelope of such a semiconductor device is generally a ceramic package, and a semiconductor chip (for example, a gallium arsenide chip) is placed in a space (cavity) formed by a central recess. Then, the metal wiring formed around it and the electrode pads of the semiconductor chip are connected by wires, and a ceramic lid is covered to achieve an airtight seal. Generally speaking, in such a package, a conductor such as a metallized layer connected to the wiring is directed downward along the outer wall of the package to form a leadless chip carrier. This also enables stable, high-density packaging.
（発明が解決しようとする問題点）
しかしながら、上記従来技術では次のような問題点があ
った。すなわち、例えば約２ＧＨ２以上の高周波で動作
させる場合には、各信号線からパッケージのキャビティ
内に電界が発生し、信号線相互間のクロストークが生じ
、アイソレーション特性が劣化していた。(Problems to be Solved by the Invention) However, the above conventional technology has the following problems. That is, when operating at a high frequency of about 2 GH2 or higher, for example, an electric field is generated from each signal line within the cavity of the package, causing crosstalk between the signal lines and deteriorating the isolation characteristics.
そこで本発明は、信号線間のアイソレーション特性の良
好な半導体装置を捉供することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a semiconductor device with good isolation characteristics between signal lines.
（問題点を解決するための手段）
本発明に係る半導体装置は、中央部に凹部が形成される
と共に、この凹部の周囲に配線導体が形成されたパッケ
ージ本体と、凹部内に固着されて配線導体とホンディン
グワイヤで接続された半導体チップと、上記パッケージ
本体を封止する蓋体とを備え、凹部の内側壁と半導体チ
ップの側壁の間であって隣接するボンディングワイヤの
間には、接地された導電性のアイソレーション片が挿入
され、かつこれが蓋体から突出して設けられていること
を特徴としている。(Means for Solving the Problems) A semiconductor device according to the present invention includes a package body having a recess formed in the center and a wiring conductor formed around the recess, and a package body having a wiring conductor fixed in the recess. It includes a semiconductor chip connected to a conductor by a bonding wire and a lid that seals the package body, and a grounding wire is provided between the inner wall of the recess and the side wall of the semiconductor chip and between the adjacent bonding wires. A conductive isolation piece is inserted into the lid, and is provided to protrude from the lid.
本発明に係る半導体装置は、ボンディングワイヤの間に
接地された導電性のアイソレーション片を備えているた
め、ボンディングワイヤから生じる電界を近接した信号
線に対して遮蔽する。したがって、信号線相互間のアイ
ソレーションが良好となり、安定した高周波動作が得ら
れることになる。Since the semiconductor device according to the present invention includes a grounded conductive isolation piece between the bonding wires, the electric field generated from the bonding wires is shielded from adjacent signal lines. Therefore, the isolation between the signal lines becomes good, and stable high frequency operation can be obtained.
以下、添付図面の第１図ないし第４図を参照して、本発
明の一実施例を説明する。なあ、以下の図面の説明にお
いて、同一の要素には同一の符号を付し、重複する説明
を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. 1 to 4 of the accompanying drawings. In the following description of the drawings, the same elements are denoted by the same reference numerals, and redundant description will be omitted.
第１図は実施例に係る半導体装置の構成を示す平面図で
あって、蓋を外した様子を示している。FIG. 1 is a plan view showing the structure of a semiconductor device according to an embodiment, with the lid removed.
また、第２図はそのＡ−Ａ線断面図を示している。Moreover, FIG. 2 shows the sectional view taken along the line AA.
これらによれば、従来技術と同様にパッケージ本体１の
中央部に設けられた凹部２には、半導体チップ１１が例
えばダイボンディングにより取付けられている。そして
、半導体チップ１１上の電極と凹部２の周囲のパッケー
ジ本体１の表面上に形成された配線導体３とは、ボンデ
ィングワイヤ５により接続されている。配線導体３はパ
ッケージ本体１の外側へ引出されており、ざらに外側壁
に沿って下方へ向かい、パッケージ本体１の底面で内方
へ向かうように形成されている。According to these, the semiconductor chip 11 is attached to the recess 2 provided in the center of the package body 1 by, for example, die bonding, as in the prior art. The electrodes on the semiconductor chip 11 and the wiring conductors 3 formed on the surface of the package body 1 around the recess 2 are connected by bonding wires 5. The wiring conductor 3 is drawn out to the outside of the package body 1, and is formed so as to roughly go downward along the outer wall and inward at the bottom surface of the package body 1.
このようなパッケージ本体１の外面での配線４は、通常
はメタライズ層となっている。そして、パッケージ本体
１の上には例えばセラミックス製の蓋６が、エポキシ樹
脂等の樹脂や低融点ガラスにより固着され、内部が気密
封止されている。また、その表面がメタライズされてい
る場合には、合金材料等により固着されて気密封止され
ている。The wiring 4 on the outer surface of the package body 1 is usually a metallized layer. A lid 6 made of ceramics, for example, is fixed onto the package body 1 using a resin such as epoxy resin or low melting point glass, and the inside is hermetically sealed. In addition, if the surface is metalized, it is fixed and hermetically sealed with an alloy material or the like.
このような本発明の半導体装置が従来のものと異なる点
は、パッケージ本体１の上に固着される蓋６の内面に、
複数のアイソレーション片７が設けられている点である
。したがって、第１図に示されるように、凹部２の内壁
側面と半導体チップ１１の側面との間であって隣接する
ボンディングワイヤ５の間には、アイソレーション片７
が１個づつ介在している。第３図に示されるように、こ
のアイソレーション片７は蓋６の内面に垂直に設けられ
た薄肉の突出片となっている。このアイソレーション片
７は蓋６の主要部をなすセラミックス板のメタライズさ
れた表面上に、ろう付けされた（多に焼結された金属部
材として形成される。The difference between the semiconductor device of the present invention and the conventional semiconductor device is that the inner surface of the lid 6 fixed on the package body 1 is
The point is that a plurality of isolation pieces 7 are provided. Therefore, as shown in FIG.
There is one intervening. As shown in FIG. 3, the isolation piece 7 is a thin protruding piece provided perpendicularly to the inner surface of the lid 6. As shown in FIG. This isolation piece 7 is formed as a brazed (highly sintered) metal member on the metallized surface of a ceramic plate that forms the main part of the lid 6.
第２図は半導体装置のキャビティ中におけるボンディン
グワイヤ５とアイソレーション片７の位置関係を示して
いる。図示の通り、アイソレーション片７の先端部は凹
部２の底面に近接するような長さとなり、隣接するワイ
ヤ５の直接対向する長さができるだけ短くなるような形
状となっている。FIG. 2 shows the positional relationship between the bonding wire 5 and the isolation piece 7 in the cavity of the semiconductor device. As shown in the figure, the tip end of the isolation piece 7 has a length so as to be close to the bottom surface of the recess 2, and the shape is such that the directly opposing length of the adjacent wire 5 is as short as possible.
次に、上記実施例に係る半導体装置の作用を説明する。Next, the operation of the semiconductor device according to the above embodiment will be explained.
アイソレーション片７はいずれかの場所で半導体デツプ
１１のアース端子に接続されて接地されている。したが
って、アイソレーション片７は電界の遮蔽物として作用
し、１つのボンディングワイヤ５から発生した電界の影
響は隣接する他のホンディングワイヤとの間で箸しく減
少し、アイソレーション特性が向上することになる。The isolation piece 7 is connected to the ground terminal of the semiconductor dip 11 at some location and is grounded. Therefore, the isolation piece 7 acts as an electric field shield, and the influence of the electric field generated from one bonding wire 5 is significantly reduced between adjacent bonding wires, improving isolation characteristics. become.
本発明は上記実施例に限られるものではなく、種々の変
形が可能でおる。The present invention is not limited to the above embodiments, and various modifications are possible.
例えば、第４図はアイソレーション片７を有する益６の
他の例を示す断面図である。図示の通り、ここでは器６
の全体がセラミックスで成型されており、その内面側と
なる表面にはメタライズ層８が形成されている。この実
施例の場合には、アイソレーション片７を作るための複
雑な金属加工を行わなくてもよいため、より安価に本発
明の構造を実現できる。For example, FIG. 4 is a sectional view showing another example of the shield 6 having the isolation piece 7. As shown, here we use vessel 6.
The entire body is made of ceramic, and a metallized layer 8 is formed on the inner surface thereof. In the case of this embodiment, since there is no need to perform complicated metal processing to make the isolation piece 7, the structure of the present invention can be realized at a lower cost.
また実施例の場合には、アイソレーション片７の方向は
コーナ一部に存在するもののみ斜めになっている他は、
いずれも縦方向か横方向に配列されているが、放射方向
に配設されるボンディングワイヤの方向に合わせた角度
を有するようにしてもよい。In addition, in the case of the embodiment, the direction of the isolation pieces 7 is slanted only in a part of the corner.
All of them are arranged in the vertical or horizontal direction, but they may also have an angle that matches the direction of the bonding wires arranged in the radial direction.
更に本発明は、ガリウムヒ素のような化合物半導体装置
に限らず、クロストークが問題となる高周波動作に適用
されるものであれば、その適用範囲は制限されない。Furthermore, the present invention is not limited to compound semiconductor devices such as gallium arsenide, but is not limited in its scope of application as long as it is applied to high frequency operations where crosstalk is a problem.
以上、詳細に説明した通り、本発明に係る半導体装置に
よれば、ボンディングワイヤ間で電界の影響を減少さけ
るためのアイソレーション片を蓋に設けであるので、ア
イソレーションか良好となってクロストークが減少し、
安定な高周波動作を実現できるという効果がある。As explained in detail above, according to the semiconductor device according to the present invention, since the isolation piece is provided on the lid to reduce and avoid the influence of the electric field between the bonding wires, the isolation is improved and crosstalk is prevented. decreases,
This has the effect of realizing stable high frequency operation.
第１図は本発明の半導体装置の構成を説明づるための平
面図、第２図はそのＡ−Ａ線断面図、第３図は第１図お
よび第２図に使用される蓋の訂細な構成を示す斜視図、
第４図は益の他の形態を示す断面図である。
１・・・パッケージ本体、２・・・凹部、３・・・配線
、４．８・・・メタライズ層、５・・・ホンディングワ
イＡ７．６・・・蓋、７・・・アイソレーション片、１
１・・・半導体チップ。
特許出願人 住友電気工業株式会社
代理人弁理士 長谷用 芳 樹第 ２ 図FIG. 1 is a plan view for explaining the structure of the semiconductor device of the present invention, FIG. 2 is a sectional view taken along line A-A, and FIG. 3 is a detailed view of the lid used in FIGS. 1 and 2. A perspective view showing the configuration,
FIG. 4 is a sectional view showing another form of profit. DESCRIPTION OF SYMBOLS 1... Package body, 2... Recessed part, 3... Wiring, 4.8... Metallized layer, 5... Honding Y A7.6... Lid, 7... Isolation piece ,1
1...Semiconductor chip. Patent Applicant: Sumitomo Electric Industries, Ltd. Representative Patent Attorney Yoshiki Hase No. 2
Claims (1)
体が形成されたパッケージ本体と、前記凹部内に固着さ
れ、前記配線導体とボンディングワイヤで接続された半
導体チップと、前記凹部の内側壁と前記半導体チップの
側壁の間であつて隣接する前記ボンディングワイヤの間
に挿入される接地された導電性のアイソレーシヨン片を
有する蓋体と を備える半導体装置。 ２、前記アイソレーシヨン片が金属加工により形成され
たものである特許請求の範囲第１項記載の半導体装置。 ３、前記アイソレーション片が表面にメタライズ層を形
成してなる前記蓋体からの突出片である特許請求の範囲
第１項記載の半導体装置。[Claims] 1. A package body having a recess formed in the center and a wiring conductor formed around the recess, and a semiconductor chip fixed in the recess and connected to the wiring conductor with a bonding wire. and a lid having a grounded conductive isolation piece inserted between the inner wall of the recess and the side wall of the semiconductor chip and between the adjacent bonding wires. 2. The semiconductor device according to claim 1, wherein the isolation piece is formed by metal processing. 3. The semiconductor device according to claim 1, wherein the isolation piece is a piece protruding from the lid having a metallized layer formed on its surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12328987A JPS63288034A (en) | 1987-05-20 | 1987-05-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12328987A JPS63288034A (en) | 1987-05-20 | 1987-05-20 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63288034A true JPS63288034A (en) | 1988-11-25 |
Family
ID=14856871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12328987A Pending JPS63288034A (en) | 1987-05-20 | 1987-05-20 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63288034A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020058073A1 (en) * | 2018-09-20 | 2020-03-26 | International Business Machines Corporation | Printed circuit board to dielectric layer transition with controlled impedance and reduced and/or mitigated crosstalk for quantum applications |
| US10681842B1 (en) | 2019-02-27 | 2020-06-09 | International Business Machines Corporation | Monolithic signal carrier device implemented in cryogenic quantum computing applications |
-
1987
- 1987-05-20 JP JP12328987A patent/JPS63288034A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020058073A1 (en) * | 2018-09-20 | 2020-03-26 | International Business Machines Corporation | Printed circuit board to dielectric layer transition with controlled impedance and reduced and/or mitigated crosstalk for quantum applications |
| US11102879B2 (en) | 2018-09-20 | 2021-08-24 | International Business Machines Corporation | Printed circuit board to dielectric layer transition with controlled impedance and reduced and/or mitigated crosstalk for quantum applications |
| US10681842B1 (en) | 2019-02-27 | 2020-06-09 | International Business Machines Corporation | Monolithic signal carrier device implemented in cryogenic quantum computing applications |
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