JPH03120849A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPH03120849A
JPH03120849A JP25970789A JP25970789A JPH03120849A JP H03120849 A JPH03120849 A JP H03120849A JP 25970789 A JP25970789 A JP 25970789A JP 25970789 A JP25970789 A JP 25970789A JP H03120849 A JPH03120849 A JP H03120849A
Authority
JP
Japan
Prior art keywords
glass
welded
cap
ceramic substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP25970789A
Other languages
Japanese (ja)
Inventor
Yasue Tokutake
安衛 徳武
Katsuya Fukase
克哉 深瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP25970789A priority Critical patent/JPH03120849A/en
Publication of JPH03120849A publication Critical patent/JPH03120849A/en
Pending legal-status Critical Current

Links

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

PURPOSE:To manufacture a CER-DIP type semiconductor device capable of facilitating the acceleration and optimization by a method wherein recessions are formed on a glass-welded surface of a ceramic substrate so as to form cavity parts when a leadframe is glass-welded onto the ceramic substrate. CONSTITUTION:In a CER-DIP type semiconductor device wherein a leadframe 12 is glass-welded onto a ceramic substrate 10 to be cap-sealed after a semiconductor chip 18 is mounted, recessions 20 are formed on the glass-welded surface of the ceramic substrate 10 so that the cavity parts 20 may be formed when the leadframe 12 is glass-welded onto the ceramic substrate 10. For example, groove type recessions 20 are provided in a frame shape on the halfway part of the glass-welded part on the ceramic substrate 10 while the peripheral part of a cap 14 is formed in a protrusion shape in specific width so as to glass-weld the leadframe 12. Through these procedures, the halfway part of the leadframe 12 will not be glass-welded so that the effect of dielectric constant by the glass- weld may be averted thereby enabling the signal propagation to be accelerated.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明はサーディツプタイプの半導体装置に関する。[Detailed description of the invention] (Industrial application field) The present invention relates to a cerdip type semiconductor device.

(従来技術) サーディツプタイプの半導体装置はセラミック基体にリ
ードフレームをガラス溶着し、半導体チップを搭載した
後、キャップをガラス溶着して封止される。
(Prior Art) A cerdip type semiconductor device is sealed by glass-welding a lead frame to a ceramic base, mounting a semiconductor chip thereon, and then glass-welding a cap.

第4図に従来のサーディツプタイプの半導体装置を示す
。図で10はセラミック基体、12はリードフレーム、
14はキャップである。16はセラミック基体10とリ
ードフレーム12とを接合するガラスである。通常、溶
着ガラスには低融点ガラスが用いられる。半導体チップ
18を搭載した後、キャップ14とリードフレーム12
との間もガラス16によって溶着される。これにより、
半導体チップ18はパッケージ内に完全に封止される。
FIG. 4 shows a conventional cerdip type semiconductor device. In the figure, 10 is a ceramic substrate, 12 is a lead frame,
14 is a cap. 16 is a glass that joins the ceramic base 10 and the lead frame 12. Usually, low melting point glass is used as the welding glass. After mounting the semiconductor chip 18, the cap 14 and lead frame 12
The glass 16 is also welded between the two. This results in
Semiconductor chip 18 is completely encapsulated within the package.

(発明が解決しようとする課題) ところで、最近は半導体装置の高速化に対する要請が強
く求められているが、上記のようなサーディツプタイプ
の半導体装置においては、封止部にガラスを用いており
、ガラスの誘電率が高いため、装置の高速化に対して不
利であるという問題点がある。
(Problem to be Solved by the Invention) Recently, there has been a strong demand for higher speed semiconductor devices, but in the above-mentioned cerdip type semiconductor devices, glass is used for the sealing part. However, since glass has a high dielectric constant, there is a problem in that it is disadvantageous for increasing the speed of the device.

そこで、本発明は上記問題点を解消すべくなされたもの
であり、その目的とするところは、信号伝播の高速化、
好適化が容易に達成できるサーディツプタイプの半導体
装置を提供するにある。
Therefore, the present invention has been made to solve the above problems, and its objectives are to speed up signal propagation,
It is an object of the present invention to provide a cerdip type semiconductor device which can be easily optimized.

(課題を解決するための手段) 本発明は上記目的を達成するため次の構成をそなえる。(Means for solving problems) The present invention has the following configuration to achieve the above object.

すなわち、セラミック基体にリードフレームがガラス溶
着され、半導体チップ搭載後キャップ封止されるサーデ
ィツプタイプの半導体装置において、前記セラミック基
体のガラス溶着面に凹部を形成し、リードフレームとセ
ラミック基体とをガラス溶着した際、前記凹部により空
洞部を形成したことを特徴とする。また、前記セラミッ
ク基体およびキャップのガラス溶着面を含む内面にグラ
ンド電位とする導電層を設けてガラス溶着したことを特
徴とする。
That is, in a cerdip type semiconductor device in which a lead frame is glass-welded to a ceramic base and sealed with a cap after mounting a semiconductor chip, a recess is formed on the glass-welded surface of the ceramic base to connect the lead frame and the ceramic base. A feature is that when the glass is welded, a cavity is formed by the recess. Further, a conductive layer having a ground potential is provided on the inner surface of the ceramic base and the cap including the glass welding surface, and the glass is welded.

(作用) セラミック基体のガラス溶着面に凹部を形成することに
よって、ガラス溶着した際にリードフレームが全面的に
ガラス溶着されないようにする。
(Function) By forming a recess on the glass welding surface of the ceramic base, the lead frame is prevented from being entirely glass welded when glass is welded.

これにより、信号伝播の高速化に対する溶着ガラスによ
る悪影響を低減させる。セラミック基体およびキャップ
のガラス溶着面を含む内面に導電層を設け、該導電層を
グランド電位にすることにより、伝送信号をノイズ等か
ら保護する作用を奏する。
This reduces the negative influence of the fused glass on increasing the speed of signal propagation. A conductive layer is provided on the ceramic base and the inner surface of the cap including the glass welding surface, and by setting the conductive layer to ground potential, the transmission signal is protected from noise and the like.

(実施例) 以下1本発明の好適な実施例について詳細に説明する。(Example) A preferred embodiment of the present invention will be described in detail below.

第1図は本発明に係る半導体装置の一実施例を示す断面
図である。
FIG. 1 is a sectional view showing an embodiment of a semiconductor device according to the present invention.

図で10は半導体チップを搭載するセラミック基体であ
り、12はセラミック基体10にガラス16によって溶
着したリードフレームである。
In the figure, 10 is a ceramic base on which a semiconductor chip is mounted, and 12 is a lead frame welded to the ceramic base 10 with glass 16.

14は半導体チップ18を封止するキャップで、セラミ
ック基体10に半導体チップ18を接合してワイヤボン
ディングした後、リードフレーム12にキャップ14を
ガラス溶着する。半導体チップ搭載部には、セラミック
基体10およびキャップ14により半導体チップ18お
よびボンディングワイヤ19を収納するための収納空間
が形成される。
Reference numeral 14 denotes a cap for sealing the semiconductor chip 18. After the semiconductor chip 18 is bonded to the ceramic base 10 and wire bonded, the cap 14 is glass-welded to the lead frame 12. In the semiconductor chip mounting portion, a storage space for storing a semiconductor chip 18 and bonding wires 19 is formed by the ceramic base 10 and the cap 14 .

20はセラミック基体10上のガラス溶着部の中途部に
溝状に設けた凹部である。実施例では凹部20を枠状に
設けている。凹部20はリードフレーム12をセラミッ
ク基体10にガラス溶着する際、リードフレーム12が
セラミック基体10に溶着されず空洞部が形成されるよ
うにするものである。
Reference numeral 20 denotes a groove-shaped recess provided in the middle of the glass welded portion on the ceramic substrate 10. In the embodiment, the recess 20 is provided in a frame shape. The recess 20 prevents the lead frame 12 from being welded to the ceramic base 10 and forms a cavity when glass welding the lead frame 12 to the ceramic base 10.

キャップ14の中央部には、半導体チップ18を収納す
るための凹部22を設け、キャップ14の周縁部はリー
ドフレーム12をガラス溶着するため所定幅で突縁状に
形成する。
A recess 22 for accommodating the semiconductor chip 18 is provided in the center of the cap 14, and the peripheral edge of the cap 14 is formed into a projecting edge shape with a predetermined width for glass-welding the lead frame 12.

上記セラミック基体10にリードフレーム12をガラス
溶着する際には、セラミック基体10上のリードフレー
ム12をガラス溶着する部位にのみ低融点ガラス層を形
成してガラス溶着する。
When glass welding the lead frame 12 to the ceramic base 10, a low melting point glass layer is formed only at the portion of the ceramic base 10 where the lead frame 12 is to be glass welded.

キャップ封止する場合はキャップ14の周縁部をガラス
溶着して封止する。こうして、第1図に示すようにガラ
ス溶着面のうち凹部20を除いてガラス溶着により封止
された半導体装置が得られる。
When sealing the cap, the peripheral edge of the cap 14 is sealed by glass welding. In this way, as shown in FIG. 1, a semiconductor device is obtained in which the glass welding surface is sealed by glass welding except for the recess 20.

得られた半導体装置はリードフレーム12の中途部分が
ガラス溶着されず、したがってガラス溶着部による誘電
率の影響が低減できて、信号伝播の高速化を図ることが
できる。
In the obtained semiconductor device, the middle portion of the lead frame 12 is not glass-welded, so that the influence of the dielectric constant due to the glass-welded portion can be reduced, and signal propagation can be made faster.

なお、凹部20はセラミック基体10に複数個設けてよ
く、ガラス溶着によって封止する範囲内であれば配設位
置等も適宜室めることができる。
Incidentally, a plurality of recesses 20 may be provided in the ceramic base 10, and the recesses 20 may be provided at any suitable location within the range that can be sealed by glass welding.

第2図は、上記例をさらに改善した実施例で、セラミッ
ク基体10およびキャップ14の溶着面を、凹部20内
面およびガラス溶着面をすべて含めて全面にわたって導
電層24で被覆したことを特徴とする。導電層24は導
電ペーストを塗布する方法あるいは、めっき、蒸着等の
方法によって形成できる。
FIG. 2 shows an embodiment that is a further improvement of the above example, and is characterized in that the entire welding surfaces of the ceramic base 10 and the cap 14, including the inner surface of the recess 20 and the glass welding surface, are entirely covered with a conductive layer 24. . The conductive layer 24 can be formed by applying a conductive paste, plating, vapor deposition, or the like.

このように導電層24を設けた場合は、上記の凹部20
を設けることによりガラス溶着部の影響を低減する効果
に加えて、導電層24をグランド電位にすることにより
、リードフレーム12の信号線路に対する伝送信号をノ
イズ等から保護することができる。
When the conductive layer 24 is provided in this way, the above-mentioned recess 20
In addition to the effect of reducing the influence of the glass welded portion, by setting the conductive layer 24 to the ground potential, the transmission signal to the signal line of the lead frame 12 can be protected from noise and the like.

第3図(a)、(b)、(C)は導電層24をグランド
電位にするための例を示す。
FIGS. 3(a), 3(b), and 3(C) show examples for bringing the conductive layer 24 to the ground potential.

第3図(a>はリードフレーム12のグランド線路と導
電層24とをボンディングワイヤ26で接続してグラン
ド電位とする例である。
FIG. 3(a) shows an example in which the ground line of the lead frame 12 and the conductive layer 24 are connected by a bonding wire 26 to have a ground potential.

第3図(b)は前記凹部20位置でリードフレーム12
のグランド線路に接続する圧接片28を立て、圧接片2
8を導電層24に圧接させて導電層24をグランド電位
にしたものである。
FIG. 3(b) shows the lead frame 12 at the recess 20 position.
Stand up the pressure welding piece 28 to be connected to the ground line of the
8 is brought into pressure contact with the conductive layer 24, and the conductive layer 24 is brought to the ground potential.

第3図(c)は、パッケージの外壁面においてリードフ
レーム12のグランド線路と導電層24とをはんだ付け
して導電層24をグランド電位にしたものである。30
はリードフレーム12のグランド線路に形成されたはん
だ付は片である。
In FIG. 3(c), the ground line of the lead frame 12 and the conductive layer 24 are soldered to the outer wall surface of the package, so that the conductive layer 24 is brought to the ground potential. 30
is a soldered piece formed on the ground line of the lead frame 12.

このようにして導電層24をグランド電位にすることに
よって、伝送信号をノイズ等から保護することか可能と
なる等の種々の効果を発揮することができる。
By bringing the conductive layer 24 to the ground potential in this manner, various effects such as being able to protect transmission signals from noise etc. can be achieved.

なお、キャップ14はセラミックの他に金属を用いる場
合もあるが、この場合もセラミック基体10に凹部20
を形成することによって同様の効果を得ることができる
。この場合には、キャップ14にはグランド線路とする
導電層24を形成せず、キャップ14とリードフレーム
12のグランド線路とを同様にして接続すればよい。
Note that the cap 14 may be made of metal other than ceramic, but in this case as well, the recess 20 is formed in the ceramic base 10.
A similar effect can be obtained by forming . In this case, the cap 14 and the ground line of the lead frame 12 may be connected in the same manner without forming the conductive layer 24 serving as a ground line on the cap 14.

以上、本発明について好適な実施例を挙げて種々説明し
たが、本発明はこの実施例に限定されるものではなく、
発明の精神を逸脱しない範囲内で多くの改変を施し得る
のはもちろんのことである。
The present invention has been variously explained above using preferred embodiments, but the present invention is not limited to these embodiments.
Of course, many modifications can be made without departing from the spirit of the invention.

(発明の効果) 上述したように、本発明に係る半導体装置によれば、サ
ーディツプタイプの半導体装置において、信号線路に対
する溶着ガラスの影響を低減することができ、溶着ガラ
スが信号伝播の高速化に与える悪影響を低減させて信号
の高速伝播を可能にすることができる。また、ガラス溶
着面にグランド電位とする導電層を設けることによって
、伝送信号にたいするノイズ等の影響を低減させること
ができる等の著効を奏する。
(Effects of the Invention) As described above, according to the semiconductor device of the present invention, in a cerdip type semiconductor device, the influence of the welded glass on the signal line can be reduced, and the welded glass can reduce the influence of the welded glass on the signal line. This enables high-speed signal propagation by reducing adverse effects on the signal. Furthermore, by providing a conductive layer at ground potential on the glass welding surface, significant effects such as being able to reduce the effects of noise and the like on transmission signals can be achieved.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明に係る半導体装置の一実施例を示す断面
図、第2図は他の実施例を示す断面図。 第3図は導電層をグランド電位にする実施例を示す説明
図、第4図は半導体装置の従来例を示す断面図である。 10・・・セラミック基体、12・・・リードフレーム
、14・・・キャップ、16・・・ガラス、18・・・
半導体チップ、20.22・・・収納凹部、24・・・
導電層、26・・・ボンディングワイヤ、28・・・圧
接片、30・・・はんだ付は片。
FIG. 1 is a sectional view showing one embodiment of a semiconductor device according to the present invention, and FIG. 2 is a sectional view showing another embodiment. FIG. 3 is an explanatory view showing an embodiment in which a conductive layer is set at ground potential, and FIG. 4 is a cross-sectional view showing a conventional example of a semiconductor device. DESCRIPTION OF SYMBOLS 10... Ceramic base, 12... Lead frame, 14... Cap, 16... Glass, 18...
Semiconductor chip, 20.22... Storage recess, 24...
Conductive layer, 26... Bonding wire, 28... Pressure contact piece, 30... Soldering piece.

Claims (1)

【特許請求の範囲】 1、セラミック基体にリードフレームがガラス溶着され
、半導体チップ搭載後キャップ封止されるサーディップ
タイプの半導体装置において、 前記セラミック基体のガラス溶着面に凹部 を形成し、リードフレームとセラミック基体とをガラス
溶着した際、前記凹部により空洞部を形成したことを特
徴とする半導体装置。 2、セラミック基体およびキャップのガラス溶着面を含
む内面にグランド電位とする導電層を設けてガラス溶着
したことを特徴とする請求項1記載の半導体装置。
[Claims] 1. In a cerdip type semiconductor device in which a lead frame is glass-welded to a ceramic base and sealed with a cap after mounting a semiconductor chip, a recess is formed in the glass-welded surface of the ceramic base, and the lead frame is sealed with a cap after mounting a semiconductor chip. 1. A semiconductor device, wherein a cavity is formed by the recess when glass welding is performed between the semiconductor device and the ceramic substrate. 2. The semiconductor device according to claim 1, wherein a conductive layer having a ground potential is provided on the inner surface of the ceramic substrate and the cap, including the glass welding surface, and the glass is welded thereto.
JP25970789A 1989-10-04 1989-10-04 Semiconductor device Pending JPH03120849A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP25970789A JPH03120849A (en) 1989-10-04 1989-10-04 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25970789A JPH03120849A (en) 1989-10-04 1989-10-04 Semiconductor device

Publications (1)

Publication Number Publication Date
JPH03120849A true JPH03120849A (en) 1991-05-23

Family

ID=17337821

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25970789A Pending JPH03120849A (en) 1989-10-04 1989-10-04 Semiconductor device

Country Status (1)

Country Link
JP (1) JPH03120849A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621158B2 (en) * 1995-06-06 2003-09-16 Analog Devices, Inc. Package for sealing an integrated circuit die
US6911727B1 (en) 1995-06-06 2005-06-28 Analog Devices, Inc. Package for sealing an integrated circuit die
WO2008146531A1 (en) * 2007-05-29 2008-12-04 Kyocera Corporation Electronic component storing package and electronic device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621158B2 (en) * 1995-06-06 2003-09-16 Analog Devices, Inc. Package for sealing an integrated circuit die
US6911727B1 (en) 1995-06-06 2005-06-28 Analog Devices, Inc. Package for sealing an integrated circuit die
US7508064B2 (en) 1995-06-06 2009-03-24 Analog Devices Package for sealing an integrated circuit die
US7563632B2 (en) 1995-06-06 2009-07-21 Analog Devices, Inc. Methods for packaging and sealing an integrated circuit die
WO2008146531A1 (en) * 2007-05-29 2008-12-04 Kyocera Corporation Electronic component storing package and electronic device
EP2159837A1 (en) * 2007-05-29 2010-03-03 Kyocera Corporation Electronic component storing package and electronic device
EP2159837A4 (en) * 2007-05-29 2012-02-29 Kyocera Corp Electronic component storing package and electronic device
JP5106528B2 (en) * 2007-05-29 2012-12-26 京セラ株式会社 Electronic component storage package and electronic device
US8405200B2 (en) 2007-05-29 2013-03-26 Kyocera Corporation Electronic-component-housing package and electronic device

Similar Documents

Publication Publication Date Title
JPH03120849A (en) Semiconductor device
US5252856A (en) Optical semiconductor device
JPS62291129A (en) Semiconductor device
JPH0621304A (en) Manufacture of lead frame and semiconductor device
EP0711104A1 (en) Packaged semiconductor, semiconductor device made therewith and method for making same
JPS5930538Y2 (en) semiconductor equipment
KR200331874Y1 (en) Multi-pin Package of Semiconductor
JPS6151952A (en) Semiconductor device
JPH11186465A (en) Semiconductor device and its manufacture
JPS60120541A (en) Semiconductor device
JPS6080262A (en) Semiconductor device
JPH03129840A (en) Resin-sealed semiconductor device
JPS59188150A (en) Semiconductor device
JPH01187959A (en) Resin seal type semiconductor device
JPH01273343A (en) Lead frame
JPS6034044A (en) Glass sealed package
JP2841831B2 (en) Chip carrier
JPH10135397A (en) Mounting method of surface mounting semiconductor device
JPH04188657A (en) Semiconductor device package
JPS6245159A (en) Semiconductor device
JPH03148157A (en) Glass-sealed ceramic package
JPH0414230A (en) Semiconductor element
JPH06163547A (en) Semiconductor device
JPH01217948A (en) Hermetically sealed type semiconductor device
JPS62198142A (en) Semiconductor device