JPS6326890A - Semiconductor memory device - Google Patents
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- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、記憶装置の低消費電力化に関するもので、特
に、大容量の半導体記憶装置に使用されるものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to reducing power consumption of a memory device, and is particularly applicable to a large-capacity semiconductor memory device.
従来の記憶装置の構成図を第1図に示す。この図はロ一
方向とカラム方向にマトリクス状に配置されたメモリセ
ル詳の1つのロー、すなわチ1つのワード線に接続され
ているメモリセルのみを油中したものである?ワード線
νVLは、このワード線の駆動回路WLDに接続されて
おり、この口−が選択された場合は、ワード線は例えば
5Vになり、選択されていない場合はOvである。選択
された場合は、メモリセルM Co−M Cnに蓄積さ
れていた情報は、ビット線B L o −B L nに
出力される。出力OにBLo〜BLnのどの情報を送り
出すかということはカラム選択回路CDCによって決定
する。それぞれのビット線BLo〜BLnには、多数の
メモリセルが接続されているが、その内の1つのメモリ
・セルのみがワード線によって活性化されているので、
ビット線上で多数のメモリ・セルの情報が重なってしま
う事はない。A block diagram of a conventional storage device is shown in FIG. In this figure, only one row of memory cells arranged in a matrix in the row direction and column direction, that is, the memory cells connected to one word line, is submerged in oil. The word line νVL is connected to a drive circuit WLD for this word line, and when this port is selected, the word line is at 5V, for example, and when it is not selected, it is Ov. When selected, the information stored in the memory cells M Co to M Cn is output to the bit lines B Lo to B L n. Which information from BLo to BLn is sent to the output O is determined by the column selection circuit CDC. A large number of memory cells are connected to each bit line BLo to BLn, but only one memory cell among them is activated by the word line.
Information from multiple memory cells does not overlap on the bit line.
第1図に示すようにメモリ・セル群をマトリクス状に配
置する事により、高密度にメモリ・セルを集積すること
が可能となったが、選択されたワード線に接続されたメ
モリセルMCo〜MCnは1度にすべて活性化される。By arranging memory cells in a matrix as shown in Figure 1, it has become possible to integrate memory cells at high density. MCn is activated all at once.
あるメモリ・セルが画性化し、そのメモリ・セルに蓄積
された情報をビット線に出力する際に必ず電力を消費す
る。そのため、1つのワード線に接続された最終的に利
用されない情報を含むメモリ・セルもすべて活性化され
る従来の方式では、この部分で多大な電力を消費してい
た。例として、相補型M OS構成の半導体集積回路メ
モリでは、この部分で、メモリチ、ツブ内で消費する全
電力の90%以上を消費していた。消費電力の問題は発
熱の問題となるため、従来の方式は、高密度化及び低消
%I電力化に難があった。When a certain memory cell becomes image-sensitive and outputs the information stored in that memory cell to a bit line, power is always consumed. Therefore, in the conventional method in which all memory cells connected to one word line and containing information that will ultimately not be used are also activated, a large amount of power is consumed in this part. For example, in a semiconductor integrated circuit memory having a complementary MOS configuration, this portion consumes more than 90% of the total power consumed within the memory chip. Since the problem of power consumption is the problem of heat generation, conventional methods have had difficulty in achieving high density and low power consumption.
本発明は、従来問題であった消費電力を低減・5すべく
なされたもので、これにより高集積密度で、又、消費電
力を他の部分に適正に配分する事により、高速の半導体
記憶装置を提供することを目的とするものである。The present invention has been made to reduce power consumption, which has been a problem in the past.This invention enables high-speed semiconductor memory devices with high integration density and by appropriately distributing power consumption to other parts. The purpose is to provide the following.
本発明は、複数のメモリ・セル群に接続された複数個の
第1ワード線と、この複数個の第1ワード線に接続され
た第2ワード線と、この第2ワード線とカラム選択系の
信号によって前記第1ワード線を活性制御する制御手段
とを具備したことを特徴とする半導体記憶装置である。The present invention provides a plurality of first word lines connected to a plurality of memory cell groups, a second word line connected to the plurality of first word lines, and a column selection system in which the second word line and the column selection system are connected. 1. A semiconductor memory device characterized by comprising: control means for controlling activation of the first word line according to a signal.
以下、実施例に従って本発明の詳細な説明する。本発明
の基本的な構成例を第2図に示す。第1ワード線I W
L o〜I W L nにはそれぞれ比較的少数個の
メモリ・セルM Co〜MCi、MCj〜MC,、が接
続されている。第2ワード線はロー選択信号によって駆
動されるワード線駆動回路WLDによって、活性化され
た場合は、例えば、5■に、活性化されなかった場合は
例えばOvに駆動される。第2ワード線にはワード線中
継回路WAがあった方が高速化できるが、これはなくて
も良い。第2ワード線と第1ワード線の接続部には、カ
ラム選択系の信号C8O〜C8nによって制御される制
御手段、例えばトランスファ、ゲー)TRO−T几nが
配置されている。このトランスファ、ゲート部分の具体
例を第3図〜第9図に示す。第3図〜第9図に示すよう
に、トランスファーゲートはnチャネル、あるいはnチ
ャネルのM OS F ET Q to〜Ql、によっ
て構成されている。Hereinafter, the present invention will be explained in detail according to examples. A basic configuration example of the present invention is shown in FIG. 1st word line IW
A relatively small number of memory cells MCo to MCi, MCj to MC, . . . are connected to Lo to IWLn, respectively. The second word line is driven by the word line drive circuit WLD driven by the row selection signal, and is driven to, for example, 5■ when activated, and to Ov, for example, when not activated. The speed can be increased if the second word line has a word line relay circuit WA, but it is not necessary. At the connection between the second word line and the first word line, a control means, such as a transfer controller, is arranged, which is controlled by column selection signals C8O to C8n. Specific examples of this transfer and gate portion are shown in FIGS. 3 to 9. As shown in FIGS. 3 to 9, the transfer gate is composed of n-channel or n-channel MOSFETs Q to Ql.
これらの図において、カラム選択信号CDは、第1ワー
ド線IWLiに接続したメモリセルMCk。In these figures, column selection signal CD is applied to memory cell MCk connected to first word line IWLi.
〜MCkl、又はMCki−MCkMが選択された時ハ
イレベルになる信号で、σlはCDとハイレベル、ロー
レベルが逆転した逆位相の電位を有する信号である。信
号ψiは、ワード線を非選択にするための信号で、第1
0図に代表的な信号波形を示す。~MCkl or MCki-MCkM is a signal that becomes high level when selected, and σl is a signal having an opposite phase potential with high level and low level reversed from CD. The signal ψi is a signal for unselecting the word line, and the first
Figure 0 shows a typical signal waveform.
次に、第3図に示す実施例に従い詳細に説明する。第3
図においてメモリ・セルMCkONMCklをアクセス
したい時、第2ワード@2WLは、ワード線駆動回路W
LDによってハイレベルに上がる。又、カラム選択系の
信号CT+ψiはローレベルに下がる。すると、トラン
スファゲートを構成するpチャネルトランジスタQIG
はオン状態になり、第2ワード線の信号を第1ワード線
IWLiに伝達する。その時、第1ワード線非選択用ト
ランジスタQ、。はオフであるため、直流路は形成哀れ
ない。さて、第1ワード線がハイレベルになると、メモ
リ・セル〜1cko〜MCkにが活性化し、それぞれの
メモリ・セルに接続されているピット線(図示せず)に
蓄積情報を出力する。この実施例では、第1ワード線I
WLiが7Xイレベルになった時、メモリ・セルMCk
oNMCklが活性化されるが、その逆に、ローレベル
で活性化されるメモリ・セルの場合は、pチャネル、n
チャネルを逆転すると共に、信号波形のハイレベルとロ
ーレベルを逆転すれば良い。又、本実施例では第1ワー
ド線1WLiを駆動するトランジスタQ1゜。Next, the embodiment shown in FIG. 3 will be described in detail. Third
In the figure, when it is desired to access memory cell MCkONMCkl, the second word @2WL is the word line drive circuit W
Raised to high level by LD. Further, the column selection signal CT+ψi falls to a low level. Then, the p-channel transistor QIG constituting the transfer gate
turns on and transmits the signal on the second word line to the first word line IWLi. At that time, the first word line non-selection transistor Q. is off, so no DC path is formed. Now, when the first word line becomes high level, memory cells ~1cko~MCk are activated, and stored information is output to pit lines (not shown) connected to the respective memory cells. In this embodiment, the first word line I
When WLi reaches 7X level, memory cell MCk
oNMCkl is activated, but vice versa, for memory cells that are activated at low level, p-channel, n
In addition to reversing the channels, it is sufficient to reverse the high level and low level of the signal waveform. Further, in this embodiment, a transistor Q1° drives the first word line 1WLi.
Q!。は、この第1ワード線の端についているが、第1
ワード線内の遅延が、第2ワード線の遅延と同程度の時
には、第6図〜第9図に示した様に、第1ワード線の中
央で駆動した方がワード線遅延が少ないこともある。Q! . is attached to the end of this first word line, but the first
When the delay in the word line is comparable to the delay in the second word line, driving at the center of the first word line may result in less word line delay, as shown in Figures 6 to 9. be.
本発明においてたとえ、第2ワード線2WLが選択され
ても、それにつながるすべてのメモリ。In the present invention, even if the second word line 2WL is selected, all memories connected to it.
セルは活性化されず、その第2ワード線に接続、されて
い゛る多数の第1ワード線の中、少数の(普通は唯一の
)第1ワード線が選択され、その第1ワード線に直接接
続されているメモリ・セルのみが活性化される点が重要
である。The cell is not activated, and a small number (usually only one) of the many first word lines connected to its second word line is selected; Importantly, only directly connected memory cells are activated.
さて、メモリ・セルを非選択にするのは、トランジスタ
Q、。である。このトランジスタのゲートはメモリ・セ
ルが非選択に移行する時、ハイレベルになり、従って今
まで、ハイレベルにあった第1ワード線I W L i
をローレベルに落とし、メモリセルMCko〜MCkl
の非活性化が実現される。Now, it is the transistor Q that deselects the memory cell. It is. The gate of this transistor goes high when the memory cell goes unselected, and therefore the first word line I W Li which was previously at high level
is lowered to low level, memory cells MCko to MCkl
deactivation is achieved.
第4図に示す実施例も、動作は第3図に示す実施例と同
様である。第5図に示す実施例では、第2ワード線2W
Lが、トランスファ、ゲートQ Bのゲートに、カラム
選択信号CI)が、ソースニ入っている。この方が、第
2ワード線から見える全静電容量が少さくなり、従って
、第2ワード線の遅延が少なくなる。本実施例では、第
10図に示すように信号2WLの逆位相の2WLの信号
を使用する。第6図に示す実施例では、トランスファ。The operation of the embodiment shown in FIG. 4 is similar to that of the embodiment shown in FIG. In the embodiment shown in FIG. 5, the second word line 2W
L is a transfer gate, and a column selection signal CI) is input to the gate of B. This results in less total capacitance visible to the second word line and therefore less delay on the second word line. In this embodiment, as shown in FIG. 10, a 2WL signal having an opposite phase to the signal 2WL is used. In the embodiment shown in FIG. 6, transfer.
ゲートQ13はnチャネルMO8FETで構成されてい
る。このトランジスタは、エンハンスメント形でも、デ
プレッション形でも良いが、エンハンスメント形の場合
は、第1ワード線IWLiが、第2ワード線2WLより
も闇値電圧だけ低電位になってしまうことがないように
信号CDをプルアップ、レベルにすることもある。この
プルアップレベルは第10FjJに点線で示した。デプ
レッション形を使用した時は、他の第2ワード線に選択
が切り替わった場合、第2ワード線2WLがローレベル
になる為、第1ワード線の電荷は第2ワード線′fr:
通シて、ローレベルに落ちるため、遅延を少なくするこ
とができる。本実施例は、第1ワード線の駆動回路がす
べてnチャネルMO8FETによって構成されているた
め、例えば、メモリセルがnチャネルMO8FETのみ
によって構成されている場合は、相補型MO8FT>T
独特のウェルを使用する必要がなく、面植を減少できる
。又、ラッチアップの問題も解決される。第7図に示す
実施例では、第1ワード線非選択用回路が抵抗素子R1
4で構成されているもので、抵抗素子R74が他の素子
と積層形成できるため一層の面積低減化が可能である。Gate Q13 is composed of an n-channel MO8FET. This transistor may be an enhancement type or a depletion type, but in the case of an enhancement type, a signal is provided to prevent the first word line IWLi from becoming lower in potential than the second word line 2WL by the dark value voltage. Sometimes I pull up CDs and make them level. This pull-up level is indicated by a dotted line in the 10th FjJ. When the depletion type is used, when the selection is switched to another second word line, the second word line 2WL becomes low level, so the charge on the first word line is changed to the second word line 'fr:
Since the signal drops to low level throughout, the delay can be reduced. In this embodiment, all the drive circuits for the first word line are composed of n-channel MO8FETs, so for example, if the memory cell is composed only of n-channel MO8FETs, complementary MO8FT>T
Eliminates the need to use unique wells and reduces surface planting. Also, the latch-up problem is solved. In the embodiment shown in FIG. 7, the first word line non-selection circuit is connected to the resistance element R1.
4, and since the resistor element R74 can be formed in layers with other elements, it is possible to further reduce the area.
この抵抗素子R,は、MOSFETを使用して構成して
も良いし、多結晶シリコン層で構成する事も可能である
。トランスフアゲ−)Q14はnチャネルエンハンスメ
ント型もしくはデプレッション形のトランジスタである
。トランスフアゲ−)Q+aがエンハンスメント型の場
合は、第6図に示した実施例と同様に第1ワード線IW
Liが、第2ワード線よりも四値電圧だけ低電位になら
ないように、信号CDをプルフップレベルにすることも
ある。この例では、トランスファゲートがオン、第2ワ
ード線がハイレベルになった時、トランスフアゲ−)
Q14 w抵抗素子1七、を通じて直流パスが出来るが
、これは、全メモリ、チップ中1カ所でありt力的には
全く微少である。又、カラム切り替え時の第1ワード線
のディスチャージは、抵抗素子it、、を通じて行なわ
れるが、これは、従来からアクセス時間に比し、ディス
チャージ期間がかなり長くとれるので、これを考慮する
必要はなく、そのため抵抗素子の値については、第1ワ
ード線のハイレベルの餡が、トランスファゲートQ14
と抵抗素子1七、4の抵抗比で決定する事を考慮して決
定すればよい。第8図に示す実施例では、第1ワード線
IWLiのディスチャージは主としてトランスフアゲ−
) Qtsを通じて行なわれるが、このトランジスタQ
+aの、四値電圧分だけは、抵抗素子11+、、によっ
て行なわれる。第9図に示す実施例ではトランスフアゲ
−) Q+aのコントロールゲートが第2ワード線2
W Lに、ソースがカラム選択線CI)に接続された例
で、ディスチャージは1部抵抗素子R27によって行な
われる。本実施例では、第10図に示す信号2WLの信
号を使用する。This resistance element R, may be constructed using a MOSFET, or may be constructed using a polycrystalline silicon layer. Transfer gate Q14 is an n-channel enhancement type or depletion type transistor. When Q+a is of the enhancement type, the first word line IW is connected as in the embodiment shown in FIG.
The signal CD may be set to a pull-flop level so that the potential of Li does not become lower than the second word line by a four-value voltage. In this example, when the transfer gate is on and the second word line goes high, the transfer gate
A DC path is formed through the Q14W resistance element 17, but this is only at one location in the entire memory and chip, and is extremely small in terms of power. Furthermore, the discharge of the first word line at the time of column switching is performed through the resistor element it, but this does not need to be taken into account since the discharge period is traditionally much longer than the access time. , Therefore, regarding the value of the resistance element, the high level of the first word line is the transfer gate Q14.
The value may be determined by taking into account that the resistance ratio of the resistance elements 17 and 4 is determined. In the embodiment shown in FIG. 8, the discharge of the first word line IWLi is mainly caused by the transfer gate.
) through Qts, but this transistor Q
Only the four-value voltage +a is handled by the resistive elements 11+, . In the embodiment shown in FIG. 9, the control gate of transfer gate Q+a is connected to the second word line 2.
In this example, the source of WL is connected to the column selection line CI), and discharging is partially performed by the resistor element R27. In this embodiment, the signal 2WL shown in FIG. 10 is used.
第11図は、スタティックR,AMの典型的なメモリ・
セルMCklの回路図を示すものである。Figure 11 shows a typical static R,AM memory.
It shows a circuit diagram of a cell MCkl.
負荷素子110,111はpチャネルMO8F’ETで
も、高低、4、暴多結晶シリコンでも良い。負荷素子1
10゜111、、余MOSト’ETで構成する場合は第
11図に示すように、点線によってMOSFET 11
0.111のゲートに接続される。第12図は、高抵抗
多結晶シリコンメモリ・セル形式に対する本発明の実施
例を示す平面図、第13図がその断面図である。The load elements 110 and 111 may be p-channel MO8F'ET or high/low, 4, or hyperpolycrystalline silicon. Load element 1
10゜111, If the remaining MOSFETs are configured, as shown in Figure 11, the dotted line indicates MOSFET 11.
Connected to the gate of 0.111. FIG. 12 is a plan view and FIG. 13 is a cross-sectional view of an embodiment of the present invention for a high resistance polycrystalline silicon memory cell format.
第12図、第13図において第11図の回路素子と対応
する部分には同一の符号を付す。ここでピット線BLk
x、BLk4は、第12図では図示していないが、第1
3図に示すように一般にアルミニウムによって形成され
ている。また第12図。In FIGS. 12 and 13, parts corresponding to the circuit elements in FIG. 11 are given the same reference numerals. Here pit line BLk
x, BLk4 is not shown in FIG.
As shown in Figure 3, it is generally made of aluminum. Also, Fig. 12.
第13図に示すように、丸で囲んだ点線はトランジスタ
112〜115を示している。第2ワード線2WLは第
1ワード線IWLの上に第2層多結晶シリコンを使用し
て形成している。第2層多結晶シリコンはそれによって
高抵抗負荷110゜111も形成するが、部分的に拡散
あるいは第3の低抵抗層(例えばMo b r を層)
を積層する事により低抵抗化され、第2ワード線2WL
として十分使用し得る。これにより、従来に比し、メモ
リ。As shown in FIG. 13, the dotted lines surrounded by circles indicate transistors 112-115. The second word line 2WL is formed on the first word line IWL using a second layer of polycrystalline silicon. The second layer polycrystalline silicon thereby also forms a high resistance load 110° 111, but is partially diffused or coated with a third low resistance layer (e.g. a layer of Mo b r ).
The resistance is lowered by stacking the second word line 2WL.
It can be fully used as This allows for more memory than before.
セルの面積が全く増加することなく、低j肖費電力化可
能である。It is possible to achieve low power consumption without increasing the cell area at all.
また第14図に示すように1つの第2ワード線2WLi
jの面側に2つの第1ワード線1’TV L i 。Further, as shown in FIG. 14, one second word line 2WLi
Two first word lines 1'TV L i on the side of j.
1WLjを配置することにより、第15図、第16図で
示されるように、第27−ドj42WLijを2つの第
1ワード線IWLi、IWLjで共用する事が出来る。By arranging 1WLj, the 27th word line j42WLij can be shared by the two first word lines IWLi and IWLj, as shown in FIGS. 15 and 16.
本実施例では、第2ワード線の抵抗を減少亡せ、第2ワ
ード線の遅延を少な−くする意味で、第2ワード線を第
16図に示すように広く形成することが望ましい。In this embodiment, it is desirable to form the second word line wide as shown in FIG. 16 in order to reduce the resistance of the second word line and the delay of the second word line.
以上の説明では第2ワード線を多結晶シリコンによって
形成した場合を示したがこれに限定されるものではなく
第2層目のアルミニウム層によって第2ワード線を形成
してもよい。この場合、多結晶シリコンによって形成し
た場合に比べ、第1ワード線からさらに離間しているた
め、容量が減少し、またアルミニウムは比抵抗も低いた
めさらに遅延時間が短縮する利点を有している。Although the above description shows the case where the second word line is formed of polycrystalline silicon, the present invention is not limited to this, and the second word line may be formed of a second aluminum layer. In this case, compared to the case where it is formed of polycrystalline silicon, the capacitance is reduced because it is further spaced from the first word line, and since aluminum has a low resistivity, it has the advantage of further shortening the delay time. .
以上、説明したように本発明に係る半導体記憶装置では
、1つの第2ワード線が選択されても、従来と異なり、
それにつながっているすべてのメモリ・セルは活性化さ
れない。その第2ワード線に接続されている多数の第1
ワード線の中、唯一の第1ワード線が選択され、その第
1ワード線に直接されているメモリ・セルのみが活性化
される。。As described above, in the semiconductor memory device according to the present invention, even if one second word line is selected, unlike the conventional case,
All memory cells connected to it are not activated. A number of first word lines connected to that second word line.
Among the word lines, only one first word line is selected and only the memory cells directly connected to that first word line are activated. .
そのため必要なメモリ・セルの情報のみが、ビット線に
出力され、従来のように不必要なメモリ。Therefore, only the necessary memory cell information is output to the bit line, eliminating unnecessary memory as in the past.
セルまで活性化せずにすむ。メモリ・セルを活性化する
と、消費電力が増加するが、本発明により、一部のメモ
リ・セルのみ活性化するた4め低消Vt*力のメモリが
提供できる。There is no need to activate cells. Activating memory cells increases power consumption, but according to the present invention, since only some memory cells are activated, a memory with low Vt* power can be provided.
例として、32にワード×8ビット構成のスタティック
RAMにおいて、従来では1つのワード線につながるメ
モリ・セルの数は、ワード線2分割方式で256であり
、1度に256個のメモリ。For example, in a static RAM with a 32 word x 8 bit configuration, conventionally the number of memory cells connected to one word line is 256 in a two word line division method, meaning 256 memories at one time.
セルを活性化する必要があった。本発明によれば、第1
ワード線に8個づつのメモリ・セルを接続する事により
、1度に必要な8ビット分のメモリ。It was necessary to activate the cells. According to the invention, the first
By connecting 8 memory cells to each word line, 8 bits of memory are required at one time.
セルのみが活性化される事になる。すなわち8/256
=1/32に消費電力を激減できる。このメモリ・セル
周辺で消費される電力は、全メモリチップ内部で消費さ
れる電力の90%以上をしめるので、本発明によって極
めて低消費電力のメモリ、チップの製造が可能となる。Only the cell will be activated. i.e. 8/256
= Power consumption can be drastically reduced to 1/32. Since the power consumed around this memory cell accounts for 90% or more of the power consumed inside the entire memory chip, the present invention makes it possible to manufacture memories and chips with extremely low power consumption.
超大規模集積回路の素子数が、熱の問題で制限される事
を考えると、本発明により高集積密度のメモリの製造も
可能になる。又、余ったパワーを適正に分配する事によ
り、メモリの高速化にも寄与する。Given that the number of elements in very large scale integrated circuits is limited by thermal considerations, the present invention also enables the fabrication of memories with high integration densities. Moreover, by appropriately distributing the surplus power, it also contributes to speeding up the memory.
第1図は、従来の半導体記憶装置の構成図、第2図は、
本発明に係る半導体記憶装置の基本構成図、第3図は、
本発明に係る半導体記憶装置の第1の実施例を示す図、
第4図乃至第9図はそれぞれ本発明に係る半導体記憶装
置の他の実施例を示す図、第10図は、本発明に係る半
導体記憶装置を説明するための波形図、第11図は、本
発明に係る半導体記憶装置のメモリ・セルの一実施例を
示す回路図、第12図は本発明に係る半導体記憶装置の
一実施例を示す平面図、第13図は第12図において人
−に線に沿って切断した断面図、第14図乃至第16図
はそれぞれ本発明に係る半導体記憶装置の他の実施例を
示す構成図、平面図及平面図においてB−B’線に沿っ
て1J断した断面図である。図において、
I W L o 〜I W L n−・・第1ワード線
1MCo 〜MCi 、 MCj 〜MCn−メモリ
・セル、TRo〜T Rn・・・スイッチ手段1WLD
・・・ワード線駆動回路。
代理人 弁理士 則 近 憲 佑
同 ! 竹 花 喜久男
第1I21
第 2 図
6÷φを
第3図
侶 4 図
CD+ψん CE)
第5図
Cf)
第7図
C’1
第9図
第10図
乱用 EILK+
第11 図
回連 日りに1
112図
日L BL
第15図FIG. 1 is a configuration diagram of a conventional semiconductor memory device, and FIG.
The basic configuration diagram of the semiconductor memory device according to the present invention, FIG.
A diagram showing a first embodiment of a semiconductor memory device according to the present invention,
4 to 9 are diagrams showing other embodiments of the semiconductor memory device according to the present invention, FIG. 10 is a waveform diagram for explaining the semiconductor memory device according to the present invention, and FIG. 11 is a waveform diagram for explaining the semiconductor memory device according to the present invention. A circuit diagram showing an embodiment of a memory cell of a semiconductor memory device according to the present invention, FIG. 12 is a plan view showing an embodiment of the semiconductor memory device according to the present invention, and FIG. FIGS. 14 to 16 are a cross-sectional view taken along line B-B' in a block diagram, a plan view, and a plan view showing other embodiments of a semiconductor memory device according to the present invention, respectively. It is a sectional view taken 1J. In the figure, IWLo to IWLn-...first word line 1MCo to MCi, MCj to MCn-memory cells, TRo to TRn...switch means 1WLD
...Word line drive circuit. Agent: Patent Attorney Noriyuki Chika! Take Hana Kikuo 1st I21 2nd figure 6÷φ to 3rd figure 4 figure CD+ψn CE) figure 5 Cf) figure 7 C'1 figure 9 figure 10 abuse EILK+ 11 figure times consecutively 1 Figure 112 Day L BL Figure 15
Claims (4)
ル群に接続された複数の第1ワード線と、この複数の第
1ワード線にドレインが接続された複数のMOSFET
と、この複数のMOSFETのゲートに共通に接続され
た第2ワード線と、前記複数のMOSFETのソースに
接続された複数のカラム選択系信号線とを具備する半導
体記憶装置。(1) A plurality of memory cell groups, a plurality of first word lines connected to the plurality of memory cell groups, and a plurality of MOSFETs whose drains are connected to the plurality of first word lines.
a second word line commonly connected to the gates of the plurality of MOSFETs; and a plurality of column selection signal lines connected to the sources of the plurality of MOSFETs.
る論理レベルとする手段を具備することを特徴とする特
許請求の範囲第1項記載の半導体記憶装置。(2) The semiconductor memory device according to claim 1, further comprising means for setting the first word line to a different logic level when it is not selected than when it is selected.
ル群に接続された複数の第1ワード線と、この複数の第
1ワード線にドレインが接続された複数のMOSFET
と、この複数のMOSFETのソースに共通に接続され
た第2ワード線と、前記複数のMOSFETのゲートに
接続された複数のカラム選択系信号線とを具備する半導
体記憶装置。(3) A plurality of memory cell groups, a plurality of first word lines connected to the plurality of memories and cell groups, and a plurality of MOSFETs whose drains are connected to the plurality of first word lines.
a second word line commonly connected to the sources of the plurality of MOSFETs; and a plurality of column selection signal lines connected to the gates of the plurality of MOSFETs.
る論理レベルとする手段を具備することを特徴とする特
許請求の範囲第3項記載の半導体記憶装置。(4) The semiconductor memory device according to claim 3, further comprising means for setting the first word line to a different logic level when it is not selected than when it is selected.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62122508A JPH0719473B2 (en) | 1987-05-21 | 1987-05-21 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62122508A JPH0719473B2 (en) | 1987-05-21 | 1987-05-21 | Semiconductor memory device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57138573A Division JPS5930294A (en) | 1982-08-11 | 1982-08-11 | Semiconductor storage device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6326890A true JPS6326890A (en) | 1988-02-04 |
JPH0719473B2 JPH0719473B2 (en) | 1995-03-06 |
Family
ID=14837583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62122508A Expired - Lifetime JPH0719473B2 (en) | 1987-05-21 | 1987-05-21 | Semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0719473B2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55122290A (en) * | 1979-03-09 | 1980-09-19 | Mitsubishi Electric Corp | Semiconductor memory device |
JPS5619584A (en) * | 1979-07-24 | 1981-02-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory |
JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
JPS57105884A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Cmos memory decoder circuit |
JPS593785A (en) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | Semiconductor memory |
-
1987
- 1987-05-21 JP JP62122508A patent/JPH0719473B2/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55122290A (en) * | 1979-03-09 | 1980-09-19 | Mitsubishi Electric Corp | Semiconductor memory device |
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JPS593785A (en) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | Semiconductor memory |
Also Published As
Publication number | Publication date |
---|---|
JPH0719473B2 (en) | 1995-03-06 |
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