JPS63266526A - 精度変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は精度変換装置であって、中央処理装置が出力す
る精度の異なる実数および整数を、シフタと指数変換回
路とデータ検査回路と隠れビット生成回路とにより浮動
小数点演算装置で用いる精度の実数に変換して、高速の
精度変換を行なう。

〔産業上の利用分野〕

本発明は精度変換装置に関し、中央処理装置（ＣＰＬＪ
）より供給される実数および整数を浮動小数点演算装置
で用いる実数に精度変換する装置に関する。

ＣＰＵの数値演算能力を補うコー・プロセッサとして浮
動小数点演算装置（ＦＰＵ）がある。

ＣＰＵの出力する浮動小数点形式の実数は単精度又は倍
精度で表わされている。ＩＥＥＥ＜　　Ｉ　　ｎ５ｔｉ
ｔｕｔｅ　　ｏｆ　　Ｅ　　１ｅｃｔｒｉｃａｌ　　ａ
ｎｄ　　Ｅ　　１ｅｃｔｒｏｎｉｃｓＥ　ｎｇｉｎｅｅ
ｒｓ）　７５４の規格では、単精度実数は第８図（Ａ）
に示す如く、１ビツトの符号、８ビツトの指数部、２３
ビツトの仮数部により３２ピツ８で構成され、倍精度実
数は同図（Ｂ）に示す如く、１ビツトの符号、１１ビツ
トの指数部、５２ビツトの仮数部により６４ビツトで構
成されている。上記の指数部は単精度で十進数ｒｌ　２
７Ｊ　。

倍精度で十進数ｒ１０２３Ｊのオフセットが加えられて
おり、仮数部は最上位ビットをｖｌｖとして、これを予
め除去した所謂けち表現である。

これに対して、ＦＰＵにおける実数は例えば１ビツトの
符号、オフセットが十進数ｒ１６３８３Ｊの１５ビツト
の指数部、けち表現をしない６４ビツトの仮数部により
８０ビツトで構成され、ＦＰＵ内部における高精度の演
算を可能としている。

従ってｃｐｕ、ＦＰＵ間で実数を転送する場合には、精
度変換を行なう必要がある。

〔従来の技術〕

従来はＦＰＵ内のソフトウェアによって、ＣＰＵから転
送される実数および整数をＦＰＵの精度の実数に変換し
、またＣＰＵへ転送する実数を単精度又は倍精度の実数
や整数に変換していた。

〔発明が解決しようとする問題点〕

従来においては実数の精度変換をＦＰＵ内のソフトウェ
アによって行なっているため、精度変換に要する時間が
長くなり、ＦＰＵにおける演算速度が高速であっても上
記精度変換時間がネックとなって、ＦＰＵの性能が見掛
は上低下してしまうという問題点があった。

本発明は上記の点に鑑みてなされたものであり、精度変
換を高速に行なう精度変換装置を提供することを目的と
する。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す。

同図中、ＣＰＵ１０が出力する単精度１倍精度等の精度
の異なる浮動小数点形式の実数および整数はシフタ１１
に供給され、ここで上記実数の符号、指数部、仮数部夫
々および整数がシフトされてＦＰＵ１５で用いる精度の
浮動小数点形式の実数が得られる。

単精度１倍精度夫々の実数は夫々の指数部のオフセット
が異なっており、指数変換回路１２はシフタ１１で得ら
れた実数の指数部の値を、ＦＰＵ１５で用いる精度の実
数の指数部に応じたオフセットを加えた値に変換する。

また整数の指数に相当する指数部を作成する。

データ検査回路１３はシフタ１１で得られた実数の仮数
部の値及び指数変換回路１２で変換された指数部の値に
より、上記ＣＰＬ１１０から供給された実数が非数、無
限大、非正規化数、零、正規化数のうちのどのタイプで
あるかを検出する。

隠れビット生成回路１４はシフタ１１で得られた実数の
仮数部の最上位ビットを生成する。これはＣＰＵ１０が
単精度１倍精度の実数の指数部の最上位ビットをけち表
現のため出力していないためである。

上記シフタ１１、指数変換回路１２、隠れビット生成回
路１４で得られた実数と、データ検査回路１３で得られ
た検出信号とがＦＰｔＪ１５に供給される。

〔作用〕

本発明においては、ＣＰＵ１０より供給される実数およ
び整数がシフタ１１、指数変換回路１２、隠れビット生
成回路１４のハードウェアによって高速にＦＰＵ１５で
用いる精度の実数に変換され、またハードウェアのデー
タ検査回路１３によって変換された実数のタイプが検査
され、ＦＰＵ１５は変換された実数や整数の供給と同時
に演算動作を開始することかできる。

〔実施例〕

第２図は本発明の精度変換装置に用いられるシフタ１１
の一実施例の回路図を示す。

第２図は単精度実数のシフト部分についてのみを示して
おり、端子２０ａ〜２０ｐはＣＰＵ１０の１６ビツトの
データバスに接続されている。また、端子２１．２２に
ゲートが接続されたトランジスタによりマトリクス回路
が構成されている。

端子２０ａ〜２０ｐに単精度実数の第１９−ド（１６ビ
ツト）が供給されるとき、端子２１にＦＰＬ１１５より
Ｈレベルの制御信号が供給され、この端子２１にゲート
が接続された全トランジスタのみが導通する。これによ
って端子２０ａに入来する１ビツトの符号がレジスタ２
３の符号部２３ａに供給格納され、端子２０ｂ〜２０ｉ
に入来する８ビツトの指数部が指数変換回路１２に供給
されて、端子２０ｊ〜２０ｐに入来する仮数部の上位７
ビツトが仮数部２３ｃの最上位ピット（ＭＳＢ）の次の
上位７ビツトに供給格納される。

また、単精度実数の第２ワードが供給されるとき、端子
２２にＨレベルの制御信号が供給され、端子２２にゲー
トが接続された全トランジスタのみが導通する。これに
よって端子２０ａ〜２０ｐに入来する仮数部の下位１６
ビツトがレジスタ２３の仮数部２３ｃの上位８ビツトよ
り下位の１６ビツトに供給格納される。

倍精度シフト部も同様の構成であり、倍精度実数の第１
ワードのうち１ビツトの符号が符号部２３ａに格納され
、１１ビツトの指数部が指数変換回路１２に供給されて
残りの４ビツト及び第２〜第４ワードが仮数部２３ｃの
ＭＳＢの次の５２ビツトに格納される。

第３図は指数変換回路１２の一実施例の回路図を示す。

第３図中、端子３０ａ〜３０ｏはシフタ１１のマトリク
ス回路に接続され、端子３１８〜３１゜は端子３１ａを
上位側としてレジスタ２３の指数部に接続されている。

端子３２ａ〜３２ｅにはＦＰＵ１５より制御信号が入来
する。

ｃｐｕｉｏより倍精度実数が供給されるとき１１ビツト
の指数部は端子３０ｅ〜３００に供給され、端子３０ａ
〜３０ｄは７ｏ７とされる。また端子３２ｂがＨレベル
とされる。これによってトランジスタ３３ａ〜３３ｇの
うち３３ｂ、３３ｄ〜３３Ｑが導通し、端子３１ａより
端子３０ｅの値がそのまま出力され、端子３１ｂ〜３１
ｅより端子３０ｅの値を反転した値が出力され、端子３
１ｆ〜３１０夫々からは端子３０ｆ〜３０ｏ夫々の値が
そのまま出力される。これによって十進数ｒ１０２３Ｊ
のオフセットを加えられた倍精度実数の指数部が＋進数
ｒ１６３８３Ｊのオフセットを加えられた１５ビツトの
指数部に変換され、レジスタ２３の指数部２３ｂに供給
格納される。

ＣＰＵ１０より単精度実数が供給されるとき８ビツトの
指数部は端子３０ｈ〜３０ｏに供給され、端子３０ａ〜
３０Ｑはｆ　Ｑ　ｆとされる。また端子３２ｄがＨレベ
ルとされる。これによってトランジスタ３４ａ〜３４ｊ
のうち３４ｂ、３４ｄ’〜３４ｊが導通し、端子３１ａ
より端子３０ｈの値がそのまま出力され、端子３１ｂ〜
３１ｈより端子３０ｈの値を反転した値が出力され、端
子３１ｉ〜３１０夫々からは端子３０１〜３００夫々の
値がそのまま出力される。これによって十進数ｒ１２７
Ｊのオフセットを加えられた単精度実数の指数部が十進
数Ｎ　６３８３Ｊのオフセットを加えられた１５ビツト
の指数部に変換され、レジスタ２３の指数部２３ｂに供
給格納される。

また、ＣＰＵ１０より整数が供給されるときは端子３０
ａ〜３００はＹ　Ｑ　Ｗで、端子３２ｅがＨレベルとな
る。これによって端子３２ｅにゲートが接続された全ト
ランジスタ３５ａ〜３５ｏが導通し、端子３１ａ〜３１
０Ｇ、ｔｖ１０００００００１１１１１０’となって、
指数の値が寸進数でオフセットｒ１６３８３Ｊを除くと
「６４」を表わす。

第４図はデータ検査回路１３の一実施例の回路図を示す
。

第４図において、端子４１１〜４１１５にはレジスタ２
３の指数部２３ｂの１５ビツトが夫々入来し、アンド回
路４３に供給されると共に、アンド回路４４に反転され
て供給される。アンド回路４３は指数部が全てｖｌｖの
ときｖｌｖを出力し、アンド回路４４は指数部が全て７
０７のとき７１？を出力する。

また、端子４２２〜４２６４にはレジスタ２３の仮数部
２３ｃのＭＳＢを除く６３ビツトが夫々入来し、反転さ
れてアンド回路４５に供給される。

上記仮数部２３ｃのＭＳＢはけち表現のためｖｌｖであ
るとみなす。アンド回路４５は仮数部が全てｖ　□　ｖ
のときｖｌｖを出力する。

アンド回路４６はアンド回路４３出力とアンド回路４５
出力の反転信号とより、レジスタ２３に格納された実数
が非数であるとき７１７を生成する。アンド回路４７は
アンド回路４３．４５夫々の出力より、レジスタ２３の
実数が無限大であるとき７１７を生成する。

アンド回路４８はアンド回路４４出力とアンド回路４５
出力の反転信号とより、レジスタ２３の実数が非正規化
数であるとき１１７を生成する。

アンド回路４９はアンド回路４４．４５夫々の出力より
、レジスタ２３の実数が君であるときｖ１７を生成する
。アンド回路５０はアンド回路４３．４４夫々の出力の
反転信号より、レジスタ２３の実数が正規化数であると
きｖｌｖを生成する。

上記アンド回路４６〜５０夫々の出力するデータのタイ
プを検出した信号は端子５１ａ〜５１ｅよりＦＰｔＪ１
５に供給される。

第５図は隨れビット生成回路１４の一実施例の回路図を
示す。

第５図において、端子６０ａには、レジスタ２３の仮数
部２３ｃのＭＳＢが入来し、端子６０ｂにはＣＰＵ１０
より、けち表現のときＨレベルでけち表現でないときＬ
レベルのフォーマット信号が入来する。なお、ＣＰＵ１
０は単精度及び倍精度の実数をけち表現するが、拡張精
度の実数（符号１ビツト、指数部１５ビツト、仮数部６
４ビツト）をけち表現していない。

また、端子６０ｃ、６０ｄ夫々には第４図の端子５１ｃ
、５１ｄ夫々より非正規化数、震央々でＨレベルの信号
が供給される。アンド回路６１はけち表現でないときの
み仮数部２３ｃのＭＳＢを出力する。ノア回路６２は非
正規化数又は零のときＬレベルを出力し、アンド回路６
３はけち表現で、かつ無限大、非数、正規化数のときｌ
ｉｌ’１’の隠れビットを生成する。

オア回路６４はアンド回路６１又は６３の出力する値を
取り出して端子６５より出力する。この端子６５の出力
ビットはレジスタ２３の仮数部２３ｃのＭＳＢに書き込
まれる。

この後、レジスタ２３の実数がデータ検査回路１３の出
力する信号と共にＦＰＵ１５に供給され、ＦＰＵ１５で
浮動小数点演算が行なわれる。

上記のシフタ１１、指数変換回路１２、データ検査回路
１３及び隠れビット生成回路１４は全てハードウェアで
構成されているため、ＣＰＵ１０より転送される実数お
よび整数が高速にＦＰｔＪ１５の精度に変換される。ま
た、データのタイプが検査されてＦＰＵ１５に供給され
るのでＦＰＵ１５は実数が供給されると同時に実数のタ
イプに応じた演算動作を開始でき高速動作が可能となる
。

ＦＰＵ１５からＣＰＵ１０へ実数を転送する際の精度変
換は第６図に示す装置で行なわれる。

第６図において、ＦＰＵ１５の出力する実数が１ビツト
の符号、１５ビツトの指数部、６４ビツトの仮数部で構
成される場合、この実数の指数部はデータ検査回路１６
に供給され、ここでオーバーフロー、アンダーフローの
検査が行なわれる。

その検査結果はＦＰＵ１５に供給される。

データ検査回路１６を通った後、１５ビツトの指数部は
指数変換回路１７に供給されて、ＣＰＵ１０に転送する
精度（単精度文は倍精度の実数および整数）に応じた指
数部の値のオフセットの変換が行なわれる。

この後、指数部及び仮数部はシフタ１８でシフトされ、
ＣＰＵ１０に転送する精度（単精度又は倍精度の実数お
よび整数）に応じてワード単位で順次ｃｐｕｉｏに転送
される。

第７図はデータ検査回路１６の一実施例の回路図を示す
。

第７図において、ＣＰＵ１０に転送する実数の精度が単
精度のとき端子７０ａ〜７０ｇ夫々に１５ビツトの指数
部の上位７ビツトが入来し、倍精度のとき端子７０ａ〜
７０ｄ夫々に指数部の上位４ビツトが入来する。

アンド回路７１は端子７０ａの値と端子７０ｂ〜７０ｇ
（又は７０ｂ〜７０ｄ）夫々の反転した値とより、ＦＰ
Ｕ１５が出力する実数をＣＰＵ１０が必要とする単精度
（又は倍精度）に変換したときのオーバーフロー発生時
に７０７を生成する。

アンド回路７２は端子７０ａの反転した値と端子７０ｂ
〜７０ｑ（又は７０ｂ〜７０ｄ）夫々の値とより、ＦＰ
Ｕ１５が出力する実数なＣＰＵ１０が必要とする単精度
（又は倍精度）に変換したときのアンダーフロー発生時
に７０ｖを生成する。

オア回路７３は上記アンド回路７１．７２夫々の反転し
た値によりオーバーフロー又はアンダーフローの発生時
にｖｌｙを生成し、この信号をデータ検査結果として端
子７４よりＦＰＵ１５に供給する。

ＦＰＵ１５ｔ；ｔ７”−’ｌ検査回路１６より’１’を
供給されると、ＣＰＵ１０に転送する実数を例えオーバ
ーフローのときは無限大、アンダーフローのときは零等
の所定の値に変更する。

指数変換回路１７は第３図に示す指数変換回路１２と同
一構成である。

同図中、端子３１ａ〜３１０にはＦＰＵ１５より端子３
１ａを上位側として１５ビツトの指数部が夫々供給され
ている。

ＣＰＵ１０に倍精度実数を転送するとき、ＦＰＵ１５に
より端子３２ａがＨレベルとされ、トランジスタ３３ａ
〜３３Ｑのうち３３ａが導通し、端子３０ｅより端子３
１ａの値がそのまま出力され、端子３０ｆ〜３０ｏより
端子３１ｆ〜３１゜の値がそのまま出力される。これに
よって十進数ｒｌ　６３８３Ｊのオフセットを加えられ
た１５ビツトの指数部が十進数ｒ１０２３Ｊのオフセッ
トを加えられた倍精度実数の１１ビツトの指数部に変換
される。

ｃｐｕｉｏに単精度実数を転送するとき、ＦＰＬＪ１５
により端子３２ｃがＨレベルとされ、トランジスタ３４
８〜３４ｊのうち３４ａが導通し、端子３０ｈより端子
３１ａの値がそのまま出力され、端子３０ｉ〜３００よ
り端子３１ｉ〜３１０の値がそのまま出力される。

これによって、十進数ｒ１６３８３Ｊのオフセットを加
えられた１５ビツトの指数部が十進数Ｎ２７Ｊのオフセ
ットを加えられた単精度実数の８ビツトの指数部に変換
される。

シフタ１８は第２図に示すシフタ１１と略同−構成であ
り、図中、指数変換回路１２の代りに指数変換回路１７
を用いている。

第２図中、レジスタ２３にはＦＰＵ１５が出力する全８
０ビツトの実数が格納されている。

ＣＰＬｌｌｏに単精度実数を転送するとき、端子２１に
ＦＰＵ１５よりＨレベルの制御信号が供給され、この端
子２１にゲートが接続された全トランジスタのみが導通
する。これによってレジスタ２３の符号部２３ａより出
力される１ビツトの符号が端子２０ａより出力され、指
数変換回路１７の出力する８ビツトの指数部が端子２０
ｂ〜２０ｉより出力され、仮数部２３ＣのＭＳＢの次の
上位７ビツトが端子２０ｊ〜２０ｐより出力され、ＣＰ
Ｕ１０の１６ビツトのデータバスに送出される。

次に、端子２２にＨレベルの制御信号が供給され、端子
２２にゲートが接続された全トランジスタのみが導通す
る。これによって仮数部２３ｃの上位８ビツトの次の１
６ビツトが端子２０ａ〜２０ｐより出力される。

倍精度シフト部も同様であり、まず符号部２３ａの出力
する符号、指数変換回路１７の出力する１１ビツトの指
数部、仮数部２３ｃのＭＳＢの次の上位４ビツトが第１
ワードとして端子２０ａ〜２０Ｄより出力され、仮数部
２３ｃの上位５ビツトの次の４８ビツトがワード単位で
端子２０ａ〜２Ｃ１より順次出力される。

ここで仮数部２３ＣのＭＳＢをデータバスに送出しない
のは、ＣＰＵ１４における単精度２倍精度の実数はけち
表現する必要があるからである。

上記のデータ検査回路１６、指数変換回路１７及びシフ
タ１８は全てハードウェアで構成されているため、ＦＰ
ＬＪ１５より転送される実数が高速にＣＰＵ１０で要求
される精度に変換される。

〔発明の効果〕

上述の如く、本発明の精度変換装置によれば、中央処理
装置が出力する異なる精度の実数および整数はハードウ
ェアによって高速に浮動小数点演算装置が用いる精度の
実数に変換され、浮動小数点演算の高速化が可能となり
、実用上きわめて有用である。

【図面の簡単な説明】

第１図は本発明装置の原理ブロック図、第２図はシフタ
の一実施例の回路図、 第３図は指数変換回路の一実施例の回路図、第４図はＣ
ＰＵから供給される実数のデータ検査回路の一実施例の
回路図、 第５図は隠れビット生成回路の一実施例の回路図、 第６図はＦＰＵから供給される実数の精度変換装置の一
実施例のブロック系統図、 第７図はＦＰＵから供給される実数のデータ検査回路の
一実施例の回路図。 第８図は単精度１倍精度夫々の実数を説明するための図
である。 図面中、 １０はＣＰＩＪ。 １１．１８はシフタ、 １２．１７は指数変換回路、 １３．１６はデータ検査回路、 １４は隠れビット生成回路、 １５はＦＰＵである。 第４図 ア諏トイしビ゛７Ｆ８：妓く丘ｑｘ祠ｎ回藤わ１第５図

Claims (1)

1. 【特許請求の範囲】 中央処理装置（１０）より精度及び指数部のオフセット
   の異なる浮動小数点形式の実数および整数を供給され、
   供給された実数および整数の精度に応じて該供給された
   実数の符号、指数部、仮数部夫々および整数をシフトし
   て浮動小数点演算装置（１５）で用いる精度の浮動小数
   点形式の実数を得るシフタ（１１）と、 該シフタ（１１）で得られた実数の指数部の値を該浮動
   小数点演算装置（１５）で用いる指数部のオフセットの
   加えられた値に変換し、また整数に相当する指数部を作
   成する指数変換回路（１２）と、 該シフタ（１１）で得られた実数の仮数部の値及び指数
   変換回路（１２）で変換された指数部の値より、該中央
   処理装置（１０）から供給された実数のタイプを検出す
   るデータ検査回路（１３）と、 該シフタ（１１）で得られた実数の仮数部の最上位ビッ
   トを生成する隠れビット生成回路（１４）とを有し、 該シフタ（１１）、指数変換回路（１２）、隠れビット
   生成回路（１４）で得られた実数と、該データ検査回路
   （１３）で得られた検出信号とを該浮動小数点演算回路
   （１５）に供給することを特徴とする精度変換装置。