JPS63246018A - Delay circuit - Google Patents
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- JPS63246018A JPS63246018A JP8021787A JP8021787A JPS63246018A JP S63246018 A JPS63246018 A JP S63246018A JP 8021787 A JP8021787 A JP 8021787A JP 8021787 A JP8021787 A JP 8021787A JP S63246018 A JPS63246018 A JP S63246018A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延回路に関し、特に半導体集積回路により形
成される遅延回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a delay circuit, and particularly to a delay circuit formed by a semiconductor integrated circuit.
従来、この種の遅延回路は、第５図に一例が示されるよ
うに、入力端子５９および出力端子６０に対応して、抵
抗素子１１とキャパシター１２とが接続された回路が用
いられている。抵抗素子１１は一導電型半導体基板の表
面近傍に形成される逆導電型の不純物拡散層、または不
純物をドーピングした多結晶シリコン層で形成され、キ
ャパシター１２はＭＯＳキャパシターあるいは多層多結
晶シリコン層間の絶縁膜で形成されている。Conventionally, this type of delay circuit uses a circuit in which a resistive element 11 and a capacitor 12 are connected in correspondence with an input terminal 59 and an output terminal 60, as shown in FIG. The resistance element 11 is formed of an impurity diffusion layer of an opposite conductivity type formed near the surface of a semiconductor substrate of one conductivity type, or a polycrystalline silicon layer doped with impurities, and the capacitor 12 is a MOS capacitor or an insulator between multilayer polycrystalline silicon layers. It is made of a membrane.
上述した従来の遅延回路においては、抵抗素子１１は、
−導電型の半導体基板の表面近傍に形成される逆導電型
の不純物拡散層を用いるか、あるいは不純物をドーピン
グした多結晶シリコン層を用いて形成されるが、上記い
ずれの場合においても、温度上昇にともない、キャリア
のモビリティが低下するなめ、その抵抗値は、第６図（
ａ）に示されるように温度上昇とともに増大する。また
、キャパシター１２は、ＭＯＳキャパシターあるいは多
層多結晶シリコン層間の絶縁膜により形成されており、
温度による容量変化は見られない。In the conventional delay circuit described above, the resistance element 11 is
- It is formed by using an impurity diffusion layer of the opposite conductivity type formed near the surface of a conductivity type semiconductor substrate, or by using a polycrystalline silicon layer doped with impurities, but in either case, the temperature rise As the mobility of the carrier decreases, its resistance value decreases as shown in Figure 6 (
As shown in a), it increases with increasing temperature. Further, the capacitor 12 is formed of a MOS capacitor or an insulating film between multilayer polycrystalline silicon layers,
No change in capacity due to temperature is observed.
従っ′ｒ１７、抵抗素子１１の抵抗値と、キャパシ旨
ター１２の容量値との積で定まる遅延回路の遅延時間４
ｉ、第６図＜ ｂ ＞ ｃ’＝示されるように温度上昇
にともない増大する。すなわち、従来の遅延回路は、遅
延時間が温度４．：より変動す、８いう欠点ふある。Therefore, 'r17 is the delay time 4 of the delay circuit determined by the product of the resistance value of the resistor element 11 and the capacitance value of the capacitor 12.
i, Fig. 6<b>c' = increases with temperature rise as shown. In other words, in the conventional delay circuit, the delay time is 4.5 times higher than the temperature. : More variable, 8 disadvantages.
本発明の遅延回路は、温度上昇にともない出力電圧が上
昇する特性を有する電圧源と、前記電圧源の出力をゲー
ト入力とし、ドレインが入力端子に接続され、ソースが
所定のキャパシターを介して接地されるとともに出力端
子に接続されるＭＯＳトランジスタと、を備えて構成さ
れる。The delay circuit of the present invention includes a voltage source whose output voltage increases as the temperature rises, the output of the voltage source as the gate input, the drain connected to the input terminal, and the source grounded via a predetermined capacitor. and a MOS transistor connected to the output terminal.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の要部を示す回路図である。FIG. 1 is a circuit diagram showing a main part of an embodiment of the present invention.
第１図に示されるように、本実施例は、昇圧回路１およ
びリミッタ−として作用するダイオード２を含む電圧源
３と、ＭＯＳトランジスタ４と、キャパシター５とを備
えている。As shown in FIG. 1, this embodiment includes a booster circuit 1, a voltage source 3 including a diode 2 functioning as a limiter, a MOS transistor 4, and a capacitor 5.
第１図において、端子５１からは所定の電圧ＶＣＣが供
給され、端子５２および５３からは相互に逆相のクロッ
ク信号Φ１およびΦ２がそれぞれ入力される。昇圧回路
１においては、前記電圧ＶＣＣが昇圧されて高電圧が生
成合れるが、その出力電圧はダイオード２により形成さ
れるリミッタ−の飽和電圧により定まる。ダイオード２
は、不純物濃度が約Ｉ Ｘ １０ ”ｃｍ””のｐ型拡
散層と不純物濃度が約Ｉ Ｘ １０ ”ｃｍ−３のｎ型
拡散層とから成るＰＮ接合で、リミッタ−の飽和電圧と
なるＰＮ接合の降伏電圧は、室温において約１０■（ボ
ルト）である。この降伏電圧は、第３図に示されるよう
に温度上昇にともない増大し、その変化量は５０℃につ
き約１Ｖ程度である。従って、電圧源３の出力電圧は、
第２図（ｂ）に示されるように、温度上昇にともなって
上昇し、その変化量は概略５０℃につき１０％程度とな
る。In FIG. 1, a predetermined voltage VCC is supplied from a terminal 51, and clock signals Φ1 and Φ2 having mutually opposite phases are input from terminals 52 and 53, respectively. In the booster circuit 1, the voltage VCC is boosted to generate a high voltage, the output voltage of which is determined by the saturation voltage of the limiter formed by the diode 2. diode 2
is a PN junction consisting of a p-type diffusion layer with an impurity concentration of about I x 10 "cm" and an n-type diffusion layer with an impurity concentration of about I x 10 "cm", and the PN junction is the saturation voltage of the limiter. The breakdown voltage of the junction is approximately 10 volts at room temperature. As shown in FIG. 3, this breakdown voltage increases as the temperature rises, and the amount of change is about 1V per 50°C. Therefore, the output voltage of voltage source 3 is
As shown in FIG. 2(b), it increases as the temperature rises, and the amount of change is approximately 10% per 50°C.
他方、ＭＯＳ）ランジスタの二極管動作領域を抵抗素子
として用いる場合には、一定のゲート電圧における抵抗
値の温度による変化は、第２図（ａ）に示されるように
、温度上昇にともないキャリアのモビリティ−が減少す
るため漸次増大する。その抵抗の変化量は、概略５０℃
につき１０％程度である。On the other hand, when the diode operating region of a MOS transistor is used as a resistance element, the change in resistance value due to temperature at a constant gate voltage changes as the carrier mobility increases as the temperature rises. - increases gradually as - decreases. The amount of change in resistance is approximately 50℃
It is about 10% per year.
従って、Ｍ ＯＳ ）ランジスタ４における温度上昇に
ともなうモビリティ低下による抵抗の増大は、ＭＯＳ）
ランジスタ４にゲート電位を供給する電圧源３の温度上
昇にともなう出力電圧の増大により補償される。すなわ
ち、ＭＯＳトランジスタ４の抵抗素子としての温度依存
性は、第２図（Ｃ）に示されるように抑制され、その抵
抗値は温度変動に対して一定に保持される。この結果、
ＭＯＳトランジスタ４の抵抗素子とキャパシター５とに
より規定される遅延時間の温度による変化は、第２図（
ｄ）に示されるように抑制され、一定に保持される。Therefore, the increase in resistance due to the decrease in mobility due to the temperature rise in transistor 4 (MOS)
This is compensated for by an increase in the output voltage as the temperature of the voltage source 3 that supplies the gate potential to the transistor 4 increases. That is, the temperature dependence of the MOS transistor 4 as a resistance element is suppressed as shown in FIG. 2(C), and its resistance value is held constant against temperature fluctuations. As a result,
The change in the delay time defined by the resistance element and capacitor 5 of the MOS transistor 4 due to temperature is shown in FIG.
d) is suppressed and held constant as shown in d).
次に、本発明の第２の実施例について説明する。第４図
は第２図の実施例の要部を示す回路図である。第４図に
示されるように、本実施例はｐチャネルのＭＯＳ）ラン
ジスタロおよび負荷素子７より成る電圧源８と、Ｎチャ
ネルのＭＯＳトランジスタ９と、キャパシター１０と、
を備えている。Next, a second embodiment of the present invention will be described. FIG. 4 is a circuit diagram showing a main part of the embodiment of FIG. 2. As shown in FIG. 4, this embodiment includes a voltage source 8 consisting of a p-channel MOS transistor and a load element 7, an N-channel MOS transistor 9, a capacitor 10,
It is equipped with
第４図において、端子５６からは電源電圧■ｃｃが入力
され、ＭＯＳトランジスタ６のソースに供給される。Ｍ
ＯＳトランジスタ６のゲートとドレインとは接続され、
負荷素子７を介して接地される。負荷素子７の抵抗値は
、十分に大きい値に設定され、ＭＯＳ）ランジスタロの
ゲートとドレインの接続点から出力される電圧源８の出
力電圧は、Ｖｃｃ ＩＶＴＰＩとして出力される。こ
こにＶ７ｐは、ＭＯＳトランジスタ６のしきい値電圧で
あり、１Ｖｔｐｌは、第３図に示されるように、温度の
上昇にともない低下する。従って、電圧源８の出力電圧
は温度の上昇にともない増大する。In FIG. 4, a power supply voltage cc is inputted from a terminal 56 and is supplied to the source of the MOS transistor 6. M
The gate and drain of the OS transistor 6 are connected,
It is grounded via the load element 7. The resistance value of the load element 7 is set to a sufficiently large value, and the output voltage of the voltage source 8 output from the connection point between the gate and drain of the MOS transistor is output as Vcc IVTPI. Here, V7p is the threshold voltage of the MOS transistor 6, and 1Vtpl decreases as the temperature rises, as shown in FIG. Therefore, the output voltage of voltage source 8 increases as the temperature rises.
一方、遅延回路の抵抗素子として作用するＭＯＳトラン
ジスタ９とキャパシター１０とは、前述の第１の実施例
と同様の温度特性を有しており、ＭＯＳトランジスタ９
の抵抗素子としての抵抗値は、温度上昇にともないキャ
リアのモビリティが減少するため第２図（ａ）に示され
るように増大する。しかしながら、前述のように、温度
上昇にともないＭＯＳトランジスタ９のベースに印加さ
れている電圧源８の出力電圧が増大するなめ、前記キャ
リアのモビリティの減少が補償され、ＭＯＳトランジス
タ９は、その抵抗値が温度変動に対して一定となるよう
に動作する。すなわち、端子５７を入力端子、端子５８
を出力端子とし、抵抗素子として動作するＭＯＳトラン
ジスタ９とキャパシター１０によって形成される遅延回
路の遅延時間は、第１の実施例の場合と同様、第２図（
ｄ）に示されるように温度変動に対して一定に保持され
る。On the other hand, the MOS transistor 9 and the capacitor 10, which act as resistance elements of the delay circuit, have the same temperature characteristics as in the first embodiment, and the MOS transistor 9
The resistance value of the resistive element increases as shown in FIG. 2(a) because carrier mobility decreases as the temperature rises. However, as described above, as the temperature rises, the output voltage of the voltage source 8 applied to the base of the MOS transistor 9 increases, so the decrease in carrier mobility is compensated for, and the MOS transistor 9 has a resistance value of It operates so that it remains constant against temperature fluctuations. In other words, the terminal 57 is the input terminal, and the terminal 58 is the input terminal.
As in the case of the first embodiment, the delay time of the delay circuit formed by the MOS transistor 9 and the capacitor 10, which has the output terminal as the MOS transistor 9 and the capacitor 10, is as shown in FIG.
d) is held constant against temperature fluctuations.
以上説明したように、本発明は、温度上昇にともない出
力電圧が増大する温度特性を有する電圧源を備え、抵抗
素子として動作するＭＯＳトランジスタのゲートに前記
出力電圧を印加し、抵抗素子としての前記ＭＯ３）ラン
ジスタとキャパシターとにより遅延回路に構成すること
により、温度変動に対して遅延時間を一定に保持するこ
とのできる遅延回路を提供することができるという効果
がある。As explained above, the present invention includes a voltage source having temperature characteristics such that the output voltage increases as the temperature rises, and applies the output voltage to the gate of a MOS transistor that operates as a resistance element. MO3) By configuring a delay circuit using a transistor and a capacitor, it is possible to provide a delay circuit that can maintain a constant delay time against temperature fluctuations.
第１図は本発明の第１の実施例の要部を示す回路図、第
２図（ａ）、（ｂ）、（ｃ）および（ｄ）は、ＭＯＳト
ランジスタの抵抗値、電圧源の出力電圧および遅延時間
等に関係する温度特性図、第３図は、ダイオードの降伏
電圧およびＭＯＳトランジスタのスレッショルド電圧の
温度特性図、第４図は本発明の第２の実施例の要部を示
す回路図、第５図は、従来の遅延回路の要部を示す回路
図、第６図（ａ）および（ｂ）は、従来の遅延回路にお
ける抵抗素子の抵抗値および遅延時間の温度特性図であ
る。
図において、１・・・昇圧回路、２・・・ダイオード、
３．８・・・電圧源、４，６．９・・・ＭＯＳトランジ
スタ、５，１０．１２・・・キャパシター、７・・・負
荷素子、１１・・・抵抗。
代理人 弁理士 内 原 晋・：：）ｌｊ、
＼、−
第１ 圓
五没
第３ ワ
牛４ ■
第Ｓ図
手６ 図FIG. 1 is a circuit diagram showing the main parts of the first embodiment of the present invention, and FIGS. 2(a), (b), (c) and (d) show the resistance value of the MOS transistor and the output of the voltage source. FIG. 3 is a temperature characteristic diagram related to voltage and delay time, etc.; FIG. 3 is a temperature characteristic diagram of diode breakdown voltage and MOS transistor threshold voltage; FIG. 4 is a circuit showing the main part of the second embodiment of the present invention. 5 is a circuit diagram showing the main parts of a conventional delay circuit, and FIGS. 6(a) and 6(b) are temperature characteristic diagrams of the resistance value of the resistance element and the delay time in the conventional delay circuit. . In the figure, 1... booster circuit, 2... diode,
3.8... Voltage source, 4, 6.9... MOS transistor, 5, 10.12... Capacitor, 7... Load element, 11... Resistor. Agent Patent Attorney Susumu Uchihara::)lj, \, - 1st Engo 3rd Wagyu 4 ■ Fig. S Fig. 6
Claims (1)
圧源と、前記電圧源の出力をゲート入力とし、ドレイン
が入力端子に接続され、ソースが所定のキャパシターを
介して接地されるとともに出力端子に接続されるＭＯＳ
トランジスタと、を備えることを特徴とする遅延回路。A voltage source whose output voltage increases as the temperature rises; the output of the voltage source is used as a gate input, the drain is connected to the input terminal, and the source is grounded via a predetermined capacitor and connected to the output terminal. MOS
A delay circuit comprising a transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021787A JPS63246018A (en) | 1987-03-31 | 1987-03-31 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021787A JPS63246018A (en) | 1987-03-31 | 1987-03-31 | Delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246018A true JPS63246018A (en) | 1988-10-13 |
| JPH0581083B2 JPH0581083B2 (en) | 1993-11-11 |
Family
ID=13712211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021787A Granted JPS63246018A (en) | 1987-03-31 | 1987-03-31 | Delay circuit |
Country Status (1)
| Country | Link |
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| JP (1) | JPS63246018A (en) |
Families Citing this family (4)
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| DK2368811T3 (en) | 2010-03-23 | 2012-09-24 | Gen Biscuit | Reclosable packaging for food products as well as manufacturing process |
-
1987
- 1987-03-31 JP JP8021787A patent/JPS63246018A/en active Granted
Also Published As
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| JPH0581083B2 (en) | 1993-11-11 |
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