JPH0581083B2 - - Google Patents
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- JPH0581083B2 JPH0581083B2 JP8021787A JP8021787A JPH0581083B2 JP H0581083 B2 JPH0581083 B2 JP H0581083B2 JP 8021787 A JP8021787 A JP 8021787A JP 8021787 A JP8021787 A JP 8021787A JP H0581083 B2 JPH0581083 B2 JP H0581083B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延回路に関し、特に半導体集積回路
により形成される遅延回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a delay circuit, and particularly to a delay circuit formed by a semiconductor integrated circuit.
従来、この種の遅延回路は、第５図に一例が示
されるように、入力端子５９および出力端子６０
に対応して、抵抗素子１１とキヤパシター１２と
が接続された回路が用いられている。抵抗素子１
１は一導電型半導体基板の表面近傍に形成される
逆導電型の不純物拡散層、または不純物をドービ
ングした多結晶シリコン層で形成され、キヤパシ
ター１２はMOSキヤパシターあるいは多層多結
晶シリコン層間の絶縁膜で形成されている。
Conventionally, this type of delay circuit has an input terminal 59 and an output terminal 60, as shown in FIG.
Correspondingly, a circuit in which a resistive element 11 and a capacitor 12 are connected is used. Resistance element 1
1 is formed of an impurity diffusion layer of an opposite conductivity type formed near the surface of a semiconductor substrate of one conductivity type, or a polycrystalline silicon layer doped with impurities, and capacitor 12 is a MOS capacitor or an insulating film between multilayer polycrystalline silicon layers. It is formed.
上述した従来の遅延回路においては、抵抗素子
１１は、一導電型の半導体基板の表面近傍に形成
される逆導電型の不純物拡散層を用いるか、ある
いは不純物をドーピングした多結晶シリコン層を
用いて形成されるが、上記いずれの場合において
も、温度上昇にともない、キヤリアのモビリテイ
が低下するため、その抵抗値は、第６図ａに示さ
れるように温度上昇とともに増大する。また、キ
ヤパシター１２は、MOSキヤハシターあるいは
多層多結晶シリコン層間の絶縁膜により形成され
ており、温度による容量変化は見られない。
In the conventional delay circuit described above, the resistance element 11 is formed by using an impurity diffusion layer of the opposite conductivity type formed near the surface of a semiconductor substrate of one conductivity type, or by using a polycrystalline silicon layer doped with impurities. However, in any of the above cases, the mobility of the carrier decreases as the temperature rises, so its resistance value increases as the temperature rises, as shown in FIG. 6a. Further, the capacitor 12 is formed of a MOS capacitor or an insulating film between multilayer polycrystalline silicon layers, and no change in capacitance due to temperature is observed.
従つて、抵抗素子１１の抵抗値と、キヤパシタ
ー１２の容量値との積で定まる遅延回路の遅延時
間は、第６図ｂに示されるように温度上昇にとも
ない増大する。すなわち、従来の遅延回路は、遅
延時間が温度により変動するという欠点がある。 Therefore, the delay time of the delay circuit, which is determined by the product of the resistance value of the resistive element 11 and the capacitance value of the capacitor 12, increases as the temperature rises, as shown in FIG. 6b. That is, the conventional delay circuit has a drawback that the delay time varies depending on the temperature.
本発明の遅延回路は、温度上昇ともない出力電
圧が上昇する特性を有する電圧源と、前記電圧源
の出力をゲート入力とし、ドレインが入力端子に
接続され、ソースが所定のキヤパシターを介して
接地されるとともに出力端子に接続されるMOS
トランジスタと、を備えて構成される。
The delay circuit of the present invention includes a voltage source having a characteristic that the output voltage increases as the temperature rises, and the output of the voltage source is used as the gate input, the drain is connected to the input terminal, and the source is grounded via a predetermined capacitor. and the MOS connected to the output terminal.
A transistor.
次に、本発明について図面を参照して説明す
る。
Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一本発明の要部を示す回路図
である。第１図に示されるように、本実施例は、
昇圧回路１およびリミツターとして作用するダイ
オード２を含む電圧源３と、MOSトランジスタ
４と、キヤパシター５とを備えている。 FIG. 1 is a circuit diagram showing a main part of the present invention. As shown in FIG. 1, in this embodiment,
It includes a voltage source 3 including a booster circuit 1 and a diode 2 functioning as a limiter, a MOS transistor 4, and a capacitor 5.
第１図において、端子５１からは所定の電圧
Vccが供給され、端子５２および５３からは相互
に逆相のクロツト信号Ф1およびФ2がそれぞれ入
力される。昇圧回路１においては、前記電圧Vcc
が昇圧されて高電圧が生成されるが、その出力電
圧はダイオード２により形成されるリミツターの
飽和電圧により定まる。ダイオード２は、不純物
濃度が約１×1017cm-3のｐ型拡散相と不純物濃度
が約１×1021cm-3のｎ型拡散層とから成るPN接
合で、リミツターの飽和電圧となるPN接合の降
状電圧は、室温において約10V（ボルト）である。
この降状電圧は、第３図に示されるように温度上
昇にともない増大し、その変化量は50℃につき約
1V程度である。従つて、電圧源３の出力電圧は、
第２図ｂに示されるように、温度上昇にともなつ
て上昇し、その変化量は概略50℃につき10％程度
となる。 In FIG. 1, a predetermined voltage is applied from terminal 51.
Vcc is supplied, and clock signals Τ 1 and Τ 2 having mutually opposite phases are inputted from terminals 52 and 53, respectively. In the booster circuit 1, the voltage Vcc
is boosted to generate a high voltage, the output voltage of which is determined by the saturation voltage of the limiter formed by the diode 2. Diode 2 is a PN junction consisting of a p-type diffused phase with an impurity concentration of approximately 1×10 17 cm -3 and an n-type diffused layer with an impurity concentration of approximately 1×10 21 cm -3 , which provides the saturation voltage of the limiter. The drop voltage of a PN junction is approximately 10V (volts) at room temperature.
As shown in Figure 3, this drop voltage increases as the temperature rises, and the amount of change is about 50°C.
It is about 1V. Therefore, the output voltage of voltage source 3 is
As shown in FIG. 2b, it increases as the temperature rises, and the amount of change is approximately 10% per 50°C.
他方、MOSトランジスタの三極管動作領域を
抵抗素子として用いる場合には、一定のゲート電
圧における抵抗値の温度による変化は、第２図ａ
に示されるように、温度上昇にともないキヤリア
のモビリテイーが減少するため漸次増大する。そ
の抵抗の変化量は、概略50℃につき10％程度であ
る。 On the other hand, when the triode operating region of a MOS transistor is used as a resistance element, the change in resistance value due to temperature at a constant gate voltage is shown in Figure 2a.
As shown in Figure 2, the carrier mobility gradually increases as the temperature increases because the carrier mobility decreases. The amount of change in resistance is approximately 10% per 50°C.
従つて、MOSトランジスタ４における温度上
昇にともなうモビリテイ低下による抵抗の増大
は、MOSトランジスタ４にゲート電位を供給す
る電圧源３の温度上昇にともなう出力電圧の増大
により補償される。すなわち、MOSトランジス
タ４の抵抗素子としての温度依存性は、第２図ｃ
に示されるように抑制され、その抵抗値は温度変
動に対して一定に保持される。この結果、MOS
トランジスタ４の抵抗素子とキヤパシター５とに
より規定される遅延時間の温度による変化は、第
２図ｄに示されるように抑制され、一定に保持さ
れる。 Therefore, an increase in resistance due to a decrease in mobility in MOS transistor 4 as the temperature rises is compensated by an increase in output voltage of voltage source 3 that supplies the gate potential to MOS transistor 4 as the temperature rises. In other words, the temperature dependence of the MOS transistor 4 as a resistance element is shown in Fig. 2c.
The resistance value is kept constant against temperature fluctuations. As a result, M.O.S.
Changes in the delay time defined by the resistive element of the transistor 4 and the capacitor 5 due to temperature are suppressed and kept constant as shown in FIG. 2d.
次に、本発明の第２の実施例について説明す
る。第４図は第２図の実施例の要部を示す回路図
である。第４図に示されるように、本実施例はｐ
チヤンネルのMOSトランジスタ６および負荷素
子７より成る電圧源８と、ＮチヤンネルのMOS
トランジスタ９と、キヤパシター１０と、を備え
ている。 Next, a second embodiment of the present invention will be described. FIG. 4 is a circuit diagram showing a main part of the embodiment of FIG. 2. As shown in FIG. 4, this embodiment has p
A voltage source 8 consisting of a channel MOS transistor 6 and a load element 7, and an N channel MOS transistor
It includes a transistor 9 and a capacitor 10.
第４図において、端子５６からは電源電圧Vcc
が入力され、MOSトランジスタ６のソースに供
給される。MOSトランジスタ６のゲートとドレ
インとは接続され、負荷素子７をして接地され
る。負荷素子７の抵抗値は、十分に大きい値に設
定され、MOSトランジスタ６のゲートとドレイ
ンの接続点がら出力される電圧源８の出力電圧
は、Vcc−｜VTP｜として出力される。ここにVTP
は、MOSトランジスタ６のしきい値電圧であり、
｜VTP｜は、第３図に示されるように、温度の上
昇にともない低下する。従つて、電圧源８の出力
電圧は温度の上昇にともない増大する。 In Fig. 4, the power supply voltage Vcc is output from terminal 56.
is input and supplied to the source of the MOS transistor 6. The gate and drain of the MOS transistor 6 are connected and grounded via a load element 7. The resistance value of the load element 7 is set to a sufficiently large value, and the output voltage of the voltage source 8 output from the connection point between the gate and drain of the MOS transistor 6 is output as Vcc-|V TP |. V TP here
is the threshold voltage of the MOS transistor 6,
|V TP | decreases as the temperature increases, as shown in FIG. Therefore, the output voltage of voltage source 8 increases as the temperature rises.
一方、遅延回路の抵抗素子として作用する
MOSトランジスタ９とキヤパシター１０とは、
前述の第１の実施例と同様の温度特性を有してお
り、MOSトランジスタ９の抵抗素子としての抵
抗値は、温度上昇にともないキヤリアのモビリテ
イが減少するため第２図ａに示されるように増大
する。しかしながら、前述のように、温度上昇に
ともないMOSトランジスタ９のベースに印加さ
れている電圧源８の出力電圧が増大するため、前
記キヤリアのモビリテイの減少が補償され、
MOSトランジスタ９は、その抵抗値が温度変動
に対して一定となるように動作する。すなわち、
端子５７を入力端子、端子５８を出力端子とし、
抵抗素子として動作するMOSトランジスタ９と
キヤパシター１０によつて形成させる遅延回路の
遅延時間は、第１の実施例の場合と同様、第２図
ｄに示されるように温度変動に対して一定に保持
される。 On the other hand, it acts as a resistive element in the delay circuit.
What is MOS transistor 9 and capacitor 10?
It has the same temperature characteristics as the first embodiment described above, and the resistance value of the MOS transistor 9 as a resistance element decreases as shown in FIG. 2a because the mobility of the carrier decreases as the temperature rises. increase However, as mentioned above, as the temperature rises, the output voltage of the voltage source 8 applied to the base of the MOS transistor 9 increases, so the decrease in the mobility of the carrier is compensated for.
MOS transistor 9 operates so that its resistance value remains constant against temperature fluctuations. That is,
Terminal 57 is an input terminal, terminal 58 is an output terminal,
As in the case of the first embodiment, the delay time of the delay circuit formed by the MOS transistor 9, which operates as a resistance element, and the capacitor 10 is maintained constant against temperature fluctuations, as shown in FIG. 2d. be done.
以上説明したように、本発明は、温度上昇にと
もない出力電圧が増大する温度特性を有する電圧
源を備え、抵抗素子として動作するMOSトラン
ジスタのゲートに前記出力電圧を印加し、抵抗素
子としての前記MOSトランジスタとキヤパシタ
ーとにより遅延回路に構成することにより、温度
変動に対して遅延時間を一定に保持することので
きる遅延回路を提供することができるという効果
がある。
As explained above, the present invention includes a voltage source having temperature characteristics in which the output voltage increases as the temperature rises, and applies the output voltage to the gate of a MOS transistor that operates as a resistance element. By configuring a delay circuit using a MOS transistor and a capacitor, it is possible to provide a delay circuit that can maintain a constant delay time against temperature fluctuations.
第１図は本発明の第１の実施例の要部を示す回
路図、第２図ａ，ｂ，ｃおよびｄは、MOSトラ
ンジスタの抵抗値、電圧源の出力電圧および遅延
時間等に関係する温度特性図、第３図は、ダイオ
ードの降状電圧およびMOSトランジスタのスレ
ツシヨルド電圧の温度特性図、第４図は本発明の
第２の実施例の要部を示す回路図、第５図は、従
来の遅延回路の要部を示す回路図、第６図ａおよ
びｂは、従来の遅延回路における抵抗素子の抵抗
値および遅延時間の温度特性図である。
図において、１……昇圧回路、２……ダイオー
ド、３，８……電圧源、４，６，９……MOSト
ランジスタ、５，１０，１２……キヤパシター、
７……負荷素子、１１……抵抗。
FIG. 1 is a circuit diagram showing the main parts of the first embodiment of the present invention, and FIG. 2 a, b, c, and d are related to the resistance value of the MOS transistor, the output voltage of the voltage source, the delay time, etc. FIG. 3 is a temperature characteristic diagram of the drop voltage of the diode and the threshold voltage of the MOS transistor. FIG. 4 is a circuit diagram showing the main part of the second embodiment of the present invention. FIG. FIGS. 6a and 6b, which are circuit diagrams showing the main parts of a conventional delay circuit, are temperature characteristic diagrams of the resistance value of the resistance element and the delay time in the conventional delay circuit. In the figure, 1... Boost circuit, 2... Diode, 3, 8... Voltage source, 4, 6, 9... MOS transistor, 5, 10, 12... Capacitor,
7...Load element, 11...Resistance.
Claims (1)
を有する電圧源と、前記電圧源の出力をゲート入
力とし、ドレインが入力端子に接続され、ソース
が所定のキヤパシターを介して接地されるととも
に出力端子に接続されるMOSトランジスタと、
を備えることを特徴とする遅延回路。1. A voltage source with a characteristic that the output voltage increases as the temperature rises, the output of the voltage source is used as the gate input, the drain is connected to the input terminal, the source is grounded via a predetermined capacitor, and the output terminal is connected to the output terminal. The connected MOS transistor and
A delay circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021787A JPS63246018A (en) | 1987-03-31 | 1987-03-31 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021787A JPS63246018A (en) | 1987-03-31 | 1987-03-31 | Delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246018A JPS63246018A (en) | 1988-10-13 |
| JPH0581083B2 true JPH0581083B2 (en) | 1993-11-11 |
Family
ID=13712211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021787A Granted JPS63246018A (en) | 1987-03-31 | 1987-03-31 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246018A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8722122B2 (en) | 2006-05-23 | 2014-05-13 | Intercontinental Great Brands Llc | Package integrity indicator for container closure |
| US8746483B2 (en) | 2006-05-23 | 2014-06-10 | Intercontinental Great Brands Llc | Tamper evident resealable closure |
| US9150342B2 (en) | 2003-04-16 | 2015-10-06 | Intercontinental Great Brands Llc | Resealable tray container |
| US9221590B2 (en) | 2010-03-23 | 2015-12-29 | Generale Biscuit | Resealable packaging for food products and method of manufacturing |
-
1987
- 1987-03-31 JP JP8021787A patent/JPS63246018A/en active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9150342B2 (en) | 2003-04-16 | 2015-10-06 | Intercontinental Great Brands Llc | Resealable tray container |
| US8722122B2 (en) | 2006-05-23 | 2014-05-13 | Intercontinental Great Brands Llc | Package integrity indicator for container closure |
| US8746483B2 (en) | 2006-05-23 | 2014-06-10 | Intercontinental Great Brands Llc | Tamper evident resealable closure |
| US8951591B2 (en) | 2006-05-23 | 2015-02-10 | Intercontinental Great Brands Llc | Package integrity indicator for container closure |
| US9221590B2 (en) | 2010-03-23 | 2015-12-29 | Generale Biscuit | Resealable packaging for food products and method of manufacturing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63246018A (en) | 1988-10-13 |
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