JPS63244374A - Digital signal processing circuit - Google Patents
Digital signal processing circuitInfo
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- JPS63244374A JPS63244374A JP7787487A JP7787487A JPS63244374A JP S63244374 A JPS63244374 A JP S63244374A JP 7787487 A JP7787487 A JP 7787487A JP 7787487 A JP7787487 A JP 7787487A JP S63244374 A JPS63244374 A JP S63244374A
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- shift register
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- shift
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、たとえばPCM化したデータをADPCM信
号にエンコード処理する際データのシフト処理を行うデ
ィジタル信号処理回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a digital signal processing circuit that performs data shift processing when, for example, PCM data is encoded into an ADPCM signal.
(従来の技術)
一般に、コンパクトディスク等においては1時間程度の
再生が可能であるが、それ以上の長時間の再生の要求も
あるため、信号圧縮の信号処理手段が考えられ、その手
段としてAPCMまたはADPCMの手法を用いられて
いる。(Prior art) In general, compact discs etc. can be played back for about one hour, but there is also a demand for longer playback times, so a signal processing means for signal compression has been considered, and APCM is one such means. Alternatively, the ADPCM method is used.
例えばADPCMは、信号の成分により適切なフィルタ
を通し、信号圧縮を行っている。この場合、信号以外に
上記選択したフィルタの種類のデータを信号に付加する
ことになる。また、大振幅の信号に対応できるように振
幅をシフトするレンジデータも付加したものがある。For example, in ADPCM, signal components are passed through appropriate filters to compress the signal. In this case, data of the type of filter selected above is added to the signal in addition to the signal. Additionally, there is also a device that includes range data that shifts the amplitude so that it can handle large amplitude signals.
ところでこのようにレンジデータを用いると、圧縮した
信号では源信号を完全に表現できなくなる場合があり、
ずれが生じてくる。このなめ、このずれを補正する作用
を信号圧縮の段階で行う必要がある。By the way, when range data is used in this way, the compressed signal may not be able to completely represent the source signal.
A discrepancy will occur. It is necessary to correct this deviation at the signal compression stage.
このような補正回路としては第5図に示すようなものが
ある。第5図に示す回路はエンファシスフィルタ1、減
算器3、レベルシフト部5、量子化部7、減算器9、レ
ベルシフト部11、ディエンファシスフィルタ13、ゲ
イン設定部15からなる。An example of such a correction circuit is the one shown in FIG. The circuit shown in FIG. 5 includes an emphasis filter 1, a subtracter 3, a level shift section 5, a quantization section 7, a subtracter 9, a level shift section 11, a de-emphasis filter 13, and a gain setting section 15.
レベルシフト部5はエンファシスフィルタ1を通過した
信号を上位側にビットシフトする。量子化部7はレベル
シフト部5のレベル信号を量子化する。減算器9は量子
化部7に入力される信号から量子化部7の出力信号を差
し引いてすなわち量子化部7で量子化されなかった信号
をレベルシフト部11に送る。レベルシフト部11に入
力される信号を下位側に所定量シフトする。The level shift unit 5 bit-shifts the signal that has passed through the emphasis filter 1 to the upper side. The quantizer 7 quantizes the level signal from the level shifter 5. The subtracter 9 subtracts the output signal of the quantizer 7 from the signal input to the quantizer 7 and sends the signal that has not been quantized by the quantizer 7 to the level shifter 11 . The signal input to the level shifter 11 is shifted to the lower side by a predetermined amount.
次に本回路の主要な動作について説明する。Next, the main operations of this circuit will be explained.
エンファシスフィルタ1を通過した信号はレベルシフト
5で所定員上側にシフトされ量子化部7により上位ビッ
トから限られたビット数だけが出力データとして出力さ
れる。この限られたビット数以外のデータはレベルシフ
ト部11で所定量だけ下位側にシフトされ補正のための
信号としてディエンファシスフィルタ13を介して減算
器3に入力される。The signal that has passed through the emphasis filter 1 is shifted upward by a predetermined amount by a level shifter 5, and a quantizer 7 outputs only a limited number of bits from the most significant bits as output data. Data other than this limited number of bits is shifted to the lower side by a predetermined amount by the level shifter 11 and inputted to the subtracter 3 via the de-emphasis filter 13 as a signal for correction.
(発明が解決しようとする問題点)
しかしながら従来のシフトレジスタでは第5図に示す点
線部の回路をカウンタ回路、複数のシフトレジスタおよ
びラッチ等によって構成する必要があり、回路規模が大
きくなると回路配線が複雑になり外部から招来するノイ
ズに弱いという問題点があった。(Problems to be Solved by the Invention) However, in the conventional shift register, the circuit indicated by the dotted line in FIG. 5 needs to be configured with a counter circuit, multiple shift registers, latches, etc. The problem was that it was complex and vulnerable to noise introduced from the outside.
本発明はこのような問題点に鑑みなされたものでその目
的とするところは、回路規模が小さく配線が簡単であり
外来ノイズに対して強いディジタル信号処理回路を提供
することにある。The present invention has been devised in view of these problems, and an object thereof is to provide a digital signal processing circuit that is small in circuit scale, has simple wiring, and is resistant to external noise.
[発明の構成コ
(問題点を解決するための手段)
前記目的を達成するために本発明は、リング状に構成さ
れたシフトレジスタと、このシフトレジスタにデータの
入力を行う入力部と、前記シフトレジスタに記憶された
データの出力を行う出力部と、前記シフトレジスタに記
憶されたデータを2方向に所定量シフトさせるとともに
前記入力部および前記出力部の入出力制御を行う制御部
とを具備することを特徴とする。[Configuration of the Invention (Means for Solving the Problems) To achieve the above object, the present invention provides a shift register configured in a ring shape, an input section for inputting data to the shift register, An output section that outputs the data stored in the shift register; and a control section that shifts the data stored in the shift register by a predetermined amount in two directions and controls input and output of the input section and the output section. It is characterized by
(作 用)
シフトレジスタに異なる種類のデータが入力されたとき
このデータは1方向に一定量だけシフトされ所定量のデ
ータが出力部から出力される。(Function) When different types of data are input to the shift register, this data is shifted by a certain amount in one direction, and a predetermined amount of data is output from the output section.
次にシフトレジスタに記憶されたデータを逆方向にシフ
トし前記出力部より所定量のデータを出力させる。この
ようにして最初に必要なデータを出力させその後に異な
る種類のデータを出力させうる。Next, the data stored in the shift register is shifted in the opposite direction to output a predetermined amount of data from the output section. In this way, necessary data can be output first and then different types of data can be output.
このため、従来のように複数のシフトレジスタや減算器
等が不要となり、1つのシフトレジスタのみで処理を行
うことができる。This eliminates the need for a plurality of shift registers, subtracters, etc. as in the prior art, and allows processing to be performed using only one shift register.
(実施例)
以下、図面に基づいて本発明の一実施例を詳細に説明す
る。(Example) Hereinafter, an example of the present invention will be described in detail based on the drawings.
第1図は本発明の第1の実施例に係る構成図である。同
図に示すディジタル信号処理回路は、8ビツトのシフト
レジスタ17a、9ビツトのシフトレジスタ17b、入
力端子群19、入力端子群21、ゲート群23、ゲート
群25、出力端子群27、出力端子群29、フリップフ
ロップ31.33からなる。シフトレジスタ17aは入
力端子群19およびゲート群23から入力されるデータ
をデータセット信号がオンのときに入力しこれを記憶す
る。そしてシフトクロック信号によってデータのシフト
を行う、シフトレジスタ17aに記憶された信号は出力
端子群27.29から出力される。FIG. 1 is a configuration diagram according to a first embodiment of the present invention. The digital signal processing circuit shown in the figure includes an 8-bit shift register 17a, a 9-bit shift register 17b, an input terminal group 19, an input terminal group 21, a gate group 23, a gate group 25, an output terminal group 27, and an output terminal group. 29, consists of flip-flops 31.33. The shift register 17a inputs and stores data input from the input terminal group 19 and the gate group 23 when the data set signal is on. The signal stored in the shift register 17a, which shifts data using the shift clock signal, is output from the output terminal group 27.29.
シフトレジスタ17bは入力端子群21およびゲート群
25から入力されるデータをデータセット信号のオンと
のとき入力しこれを記憶する。そしてシフトクロック信
号によってデータのシフトを行う、フリップフロップ3
1はシフトレジスタ17bの8ビツト目Pがゼロになる
ことを検出する。フリップフロラ133はシフトレジス
タ17bの9ビツト目Qがゼロになることを検出する。The shift register 17b inputs and stores data input from the input terminal group 21 and the gate group 25 when the data set signal is on. A flip-flop 3 shifts data using a shift clock signal.
1 detects that the 8th bit P of the shift register 17b becomes zero. The flip roller 133 detects that the 9th bit Q of the shift register 17b becomes zero.
次に本実施例の動作を第2図および第3図に基づいて説
明する。第2図はシフトレジスタ17a、17b内に記
憶されたデータの内容を示すものである。第2図(a)
はシフトレジスタ17a、17bにデータが入力された
ときの状態を示している。すなわちシフトレジスタ17
aには入力端子群1つおよびゲート群23を介してa1
〜a1、b1〜b4のデータが入力され、データセット
信号がオンとなるとく第3図(a>)、シフトレジスタ
17aにデータa1〜a4、b1〜b4が記憶される。Next, the operation of this embodiment will be explained based on FIGS. 2 and 3. FIG. 2 shows the contents of data stored in shift registers 17a and 17b. Figure 2(a)
shows the state when data is input to the shift registers 17a and 17b. That is, shift register 17
a1 through one input terminal group and gate group 23.
When the data ~a1, b1~b4 are input and the data set signal is turned on, the data a1~a4, b1~b4 are stored in the shift register 17a, as shown in FIG. 3 (a>).
シフトレジスタ17bには入力端子群21およびゲート
群25を介してビットシフトデータが送られる。そして
ビットシフトデータはデータセット信号がオンになると
(第3図(a))シフトレジスタ17bに記憶される。Bit shift data is sent to the shift register 17b via an input terminal group 21 and a gate group 25. Then, the bit shift data is stored in the shift register 17b when the data set signal is turned on (FIG. 3(a)).
このビットシフトデータはシフトレジスタ17aに入力
される入力信号のシフト量を示すものである0本実施例
の場合シフトレジスタ17aに入力される入力信号のう
ち4ビツトづつを区別して出力させるように4ビツトの
シフトを行わせしめるデータとなる。すなわちシフトレ
ジスタ17bの第5ビツト目以下がすべて1”なるビッ
トシフトデータがセットされる。This bit shift data indicates the shift amount of the input signal input to the shift register 17a. This is the data that causes bits to be shifted. That is, bit shift data in which all bits below the fifth bit of the shift register 17b are 1'' is set.
第2図(a)に示すデータのセットが終了するとシフト
クロック信号に〈第3図(b)〉に同期してデータのシ
フトが行われる。すなわち矢印X方向にデータが1ビツ
トづつ送られる。例えばシフトレジスタ17aの第1ビ
ツト目Aのデータは第2ビツトBに送られる。またシフ
トレジスタ17aの第8ビツトHのデータはシフトレジ
スタ17bの第1ビツトエに送られる。さらにシフトレ
ジスタ17bの第9ビツト目Qのデータはシフトレジス
タ17aの第1ビツト目Aに送られる。When the setting of the data shown in FIG. 2(a) is completed, the data is shifted in synchronization with the shift clock signal (FIG. 3(b)). That is, data is sent one bit at a time in the direction of arrow X. For example, the data of the first bit A of the shift register 17a is sent to the second bit B. Further, the data of the eighth bit H of the shift register 17a is sent to the first bit H of the shift register 17b. Furthermore, the data at the 9th bit Q of the shift register 17b is sent to the 1st bit A of the shift register 17a.
このようなシフトを4ビット繰り返すとシフトレジスタ
17bの第8ビツト目PがnO″となりフリップフロッ
プ31.33によって検出され、シフトクロックコント
ロール信号がオンになる(第3図(d))。シフトクロ
ックコントロール信号がオンになるとシフトレジスタ1
7aの第5ビツト目Eから第8ビツト目Hまでのデータ
が出力端子群29から出力される。この出力端子群29
の出力データは第5図に示す量子化部7からの出力信号
に対応したものとなる。第5ビツト目がら第8ビツト目
までのデータが出力されると減算セット信号がオン(第
3図(C))となりシフトレジスタ17aの第6ビツト
目Fがら第8ビツト目Hまでにデータが入力される。そ
して第5ビツト目Eに0″なるデータが入力される。When such a shift is repeated for 4 bits, the 8th bit P of the shift register 17b becomes nO'', which is detected by the flip-flops 31 and 33, and the shift clock control signal is turned on (FIG. 3(d)).Shift clock When the control signal turns on, shift register 1
Data from the fifth bit E to the eighth bit H of 7a is output from the output terminal group 29. This output terminal group 29
The output data corresponds to the output signal from the quantization section 7 shown in FIG. When the data from the 5th bit to the 8th bit is output, the subtraction set signal is turned on (Fig. 3(C)), and the data is output from the 6th bit F to the 8th bit H of the shift register 17a. is input. Then, data 0'' is input to the fifth bit E.
このようなデータがセットされシフトクロック信号(第
3図(b))が入力されると、この信号に同期してデー
タのシフトが行われる。この場合前とは逆方向Y即ち上
位側にデータのシフトが行われる。データのシフトが5
ビツト行われるとシフトレジスタ17bの第9ビツト目
Qが0″となり、フリップフロップ33がクリアされて
シフトクロックコントロール信号がオフとなる。シフト
クロックコントロール信号がオフとなるとシフトレジス
タ17aのデータが出力端子群27から出力される。こ
のデータは第5図に示すディエンファシス13に入力さ
れる補正データに対応するものとなる。When such data is set and a shift clock signal (FIG. 3(b)) is input, the data is shifted in synchronization with this signal. In this case, data is shifted in the opposite direction Y, that is, to the upper side. data shift is 5
When the bit is executed, the 9th bit Q of the shift register 17b becomes 0'', the flip-flop 33 is cleared and the shift clock control signal is turned off. When the shift clock control signal is turned off, the data of the shift register 17a is transferred to the output terminal. The data is output from the group 27. This data corresponds to the correction data input to the de-emphasis 13 shown in FIG.
このように本実施例では単一のシフトレジスタによって
第5図に示す従来例と同様の機能を発揮するので従来に
比し回路規模を小さくでき、回路配線を簡単にできまた
外来ノイズにも強いものとすることができる。In this way, this embodiment uses a single shift register to perform the same functions as the conventional example shown in Fig. 5, so the circuit scale can be smaller than the conventional one, the circuit wiring can be simplified, and it is resistant to external noise. can be taken as a thing.
第4図は本発明の第2の実施例を示したもので、この実
施例ではシフトレジスタ17a、17bを分離したこと
に特徴がある。すなわちデータはシフトレジスタ17a
、17b内でシフトされることになる。またこの実施例
ではシフトレジスタ17b側のシフト構成が変わっても
シフトレジスタ17a側でビットシフトデータをシフト
させることにより第1の実施例と同様の機能を発揮させ
ることができる。FIG. 4 shows a second embodiment of the present invention, which is characterized in that shift registers 17a and 17b are separated. That is, the data is transferred to the shift register 17a.
, 17b. Further, in this embodiment, even if the shift configuration on the shift register 17b side is changed, the same function as in the first embodiment can be achieved by shifting the bit shift data on the shift register 17a side.
[発明の効果コ
以上詳紺に説明したように本実施例によれば、回路規模
が小さく配線が簡単であり外来ノイズに強いディジタル
信号処理回路を提供することができる。[Effects of the Invention] As described in detail above, according to this embodiment, it is possible to provide a digital signal processing circuit with a small circuit scale, simple wiring, and strong resistance to external noise.
第1図は本発明の第1実施例に係るディジタル信号処理
回路の構成図、第2図は第1実・雄側の動作を示す図、
第3図は第1実施例の信号の波形図、第4図は本発明の
第2実施例の構成図、第5図は従来例の構成図である。
17a、17b・・・シフトレジスタ
19.21・・・・・・・・・入力端子群27.29・
・・・・・・・・・・・出力端子群31.33・・・・
・・・・・・・・フリップフロップ出願人
株式会社 東芝
代理人 弁理士 須 山 佐 −
((:1) (t)) (C) (d
)第2図FIG. 1 is a configuration diagram of a digital signal processing circuit according to a first embodiment of the present invention, FIG. 2 is a diagram showing the operation of the first real/male side,
FIG. 3 is a signal waveform diagram of the first embodiment, FIG. 4 is a block diagram of the second embodiment of the present invention, and FIG. 5 is a block diagram of the conventional example. 17a, 17b...Shift register 19.21...Input terminal group 27.29.
......Output terminal group 31.33...
...Flip-flop applicant
Toshiba Corporation Representative Patent Attorney Satoshi Suyama - ((:1) (t)) (C) (d
)Figure 2
Claims (2)
フトレジスタにデータの入力を行う入力部と、前記シフ
トレジスタに記憶されたデータの出力を行う出力部と、
前記シフトレジスタに記憶されたデータを2方向に所定
量シフトさせるとともに前記入力部および前記出力部の
入出力制御を行う制御部とを具備することを特徴とする
ディジタル信号処理回路。(1) a ring-shaped shift register, an input section that inputs data to the shift register, and an output section that outputs the data stored in the shift register;
A digital signal processing circuit comprising: a control section that shifts data stored in the shift register by a predetermined amount in two directions and controls input and output of the input section and the output section.
制御部はシフトレジスタのデータを1方向に一定量だけ
シフトさせ出力部から所定量のデータを出力させ次にシ
フトレジスタに記憶されたデータを逆方向に一定量だけ
シフトさせ出力部から所定量のデータを出力させること
を特徴とする特許請求の範囲第1項記載のディジタル信
号処理回路。(2) When different types of data are input from the input section, the control section shifts the data in the shift register by a certain amount in one direction, outputs a predetermined amount of data from the output section, and then changes the data stored in the shift register. 2. The digital signal processing circuit according to claim 1, wherein the digital signal processing circuit shifts a predetermined amount in a reverse direction to output a predetermined amount of data from an output section.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7787487A JPS63244374A (en) | 1987-03-31 | 1987-03-31 | Digital signal processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7787487A JPS63244374A (en) | 1987-03-31 | 1987-03-31 | Digital signal processing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63244374A true JPS63244374A (en) | 1988-10-11 |
Family
ID=13646205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7787487A Pending JPS63244374A (en) | 1987-03-31 | 1987-03-31 | Digital signal processing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63244374A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8168885B2 (en) | 2007-02-12 | 2012-05-01 | E.I. Du Pont De Nemours And Company | Low modulus solar cell encapsulant sheets with enhanced stability and adhesion |
-
1987
- 1987-03-31 JP JP7787487A patent/JPS63244374A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8168885B2 (en) | 2007-02-12 | 2012-05-01 | E.I. Du Pont De Nemours And Company | Low modulus solar cell encapsulant sheets with enhanced stability and adhesion |
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