JPS632422A - Solid-state relay - Google Patents
Solid-state relayInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はソリッドステートリレーに関するものであり、
更に詳述するならば、光カップラー形式のソリッドステ
ートリレーに関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to solid state relays.
More specifically, the present invention relates to an optical coupler type solid state relay.
従来の技術
従来、この種のエンハンスメント形ＭＯ３ＦＥＴを用い
たソリッドステートリレーの基本的な構成を第１１図に
示す。第１１図に示すように、入力端子１−１間に印加
された電圧により発光ダイオードを点灯させる。その結
果、この光を受ける直列接続フォトダイオードからなる
光起電力素子の両端に光起電力が発生し、出力素子であ
るＭＯ３ＦＥＴ２２のゲート電極２３及びバックゲート
電極２０に、この光起電力による電圧が印加されること
によりＭＯ３ＦＥＴ２２がオンして、出力端子７に接続
された負荷回路を閉じることになる。BACKGROUND ART FIG. 11 shows the basic configuration of a conventional solid state relay using this type of enhancement type MO3FET. As shown in FIG. 11, the light emitting diode is turned on by the voltage applied between the input terminals 1-1. As a result, a photovoltaic force is generated at both ends of a photovoltaic element consisting of series-connected photodiodes that receive this light, and a voltage due to this photovoltaic force is applied to the gate electrode 23 and back gate electrode 20 of the MO3FET 22, which is an output element. This application turns on the MO3FET 22 and closes the load circuit connected to the output terminal 7.
なお、抵抗２１は、発光ダイオード２が消灯したことに
より、光起電力素子から電圧が発生しなくなった場合、
速やかにＭＯ３ＦＥＴ２２のゲート電極２３およびバッ
クゲート電極２０の間に蓄積した電荷が放電するための
放電径路を形成するものである。これにより、ＭＯ３Ｆ
ＥＴ２２は、オフして出力端子７に接続した負荷回路は
、開放されることになる。Note that when the light emitting diode 2 is turned off and no voltage is generated from the photovoltaic element, the resistor 21 is connected to the resistor 21.
This forms a discharge path through which charges accumulated between the gate electrode 23 and the back gate electrode 20 of the MO3FET 22 are quickly discharged. As a result, MO3F
The ET 22 is turned off and the load circuit connected to the output terminal 7 is opened.
以上が最も基本的なこの種のエンハンスメント形ＭＯ３
ＦＥＴを用いたソリッドステートリレーの構成例である
が、通常は実使用に耐えるよう、放電回路を中心に改良
が施されている。The above is the most basic type of enhancement type MO3
This is an example of the configuration of a solid state relay using FETs, but the discharge circuit is usually improved to withstand actual use.
このような実際のソリッドステートリレーの構成例を第
１２図に示して、説明する。An example of the configuration of such an actual solid state relay is shown in FIG. 12 and will be explained.
上記の場合と同様、入力端子１−１間に印加された電圧
により発光ダイオード２が点灯し、この発生した光によ
り光起電力素子３に起電力が発生する。この起電力によ
る電圧が、逆直列に接続されたエンハンスメント形ＤＯ
ＭＯ３ＦＥＴ４のゲート電極５及びソース電極６の間に
印加され、０ＭＯ３ＦＥＴ４がオンして、ドレイン電極
１３−１３間に接続された出力端子７に接続して負荷回
路が閉じられる。As in the above case, the light emitting diode 2 is turned on by the voltage applied between the input terminals 1 and 1, and the generated light generates an electromotive force in the photovoltaic element 3. The voltage generated by this electromotive force is applied to an enhancement type DO connected in anti-series.
The voltage is applied between the gate electrode 5 and the source electrode 6 of the MO3FET 4, turning on the MO3FET 4 and connecting it to the output terminal 7 connected between the drain electrodes 13-13, thereby closing the load circuit.
一方、ゲート電極５とソース電極６に接続されたテ°イ
プレッション形ＭＯ３ＦＥＴ （ＪＦＥＴでも同じであ
る）２６は、同様に発光ダイオード２が発する光を受け
る光起電力素子２５から発生する光起電力による電圧が
ゲート２７に印加されるため、オフ状態となる。On the other hand, the depression type MO3FET (JFET is the same) 26 connected to the gate electrode 5 and the source electrode 6 receives the photovoltaic power generated from the photovoltaic element 25 which similarly receives the light emitted from the light emitting diode 2. Since the voltage is applied to the gate 27, the gate 27 is turned off.
従って、出力用のエンハンスメント形ＤＭＯＳＦＥＴ４
のゲート電極５およびソース電極６間のインピーダンス
が非常に高くなり、光起電力素子３で発生した電圧が、
そのまま損失を生じないで印加される。それ故、第１１
図の基本回路の場合の様に抵抗２１が接続されている場
合に比べて、出力用のエンハンスメント形Ｄ Ｍ ＯＳ
Ｆ Ｅ Ｔ ４−ｂ＜オンするのに要する時間が短縮
される。Therefore, enhancement type DMOSFET4 for output
The impedance between the gate electrode 5 and the source electrode 6 becomes very high, and the voltage generated in the photovoltaic element 3 becomes
It is applied as is without causing any loss. Therefore, the 11th
Compared to the case where the resistor 21 is connected as in the basic circuit shown in the figure, the enhancement type DMOS for output is
F ET 4-b<The time required to turn on is shortened.
−方、入力端子１に印加される電圧が無くなり、発光ダ
イオード２が消灯した場合、光起電力素子３及び２５が
発生する電圧は無くなる。この時、光起電力素子２５の
端子間に接続された抵抗２４によりデイプレッション形
ＭＯ３ＦＥＴ２６のゲート部分の電荷が放電され、デイ
プ５７シヨン形ＭＯ３ＦＥＴ２６がオンする。これによ
り、出力用のＤ Ｍ ０３ＦＥＴ４のゲート５の部分の
電荷が放電され０ＭＯ３ＦＥＴ４がオフし、負荷回路が
開かれる。On the other hand, when the voltage applied to the input terminal 1 disappears and the light emitting diode 2 turns off, the voltage generated by the photovoltaic elements 3 and 25 disappears. At this time, the charge at the gate of the depletion type MO3FET 26 is discharged by the resistor 24 connected between the terminals of the photovoltaic element 25, and the depletion type MO3FET 26 is turned on. As a result, the charge at the gate 5 of the output DM03FET4 is discharged, the 0MO3FET4 is turned off, and the load circuit is opened.
デイプレッション型ＭＯ３ＦＥＴ２６のオン抵抗は第１
１図の基本回路の放電用抵抗２１に比べ大幅に小さいた
め、０ＭＯ３ＦＥＴ４がオフするのに要する時間も短縮
される。The on-resistance of depletion type MO3FET26 is the first
Since it is much smaller than the discharging resistor 21 of the basic circuit shown in FIG. 1, the time required for the 0MO3FET 4 to turn off is also shortened.
第１３図に、従来のソリッドステートリレーで放電回路
にＪＦＥＴを用した場合のオフ時の波形を示す。ＪＦＥ
Ｔについては、前にも述べた様にデイプレッション形Ｍ
Ｏ３ＦＥＴと同じと考えられるため、回路特性も同様で
ある。オフ時間は６００μ秒程度である。FIG. 13 shows waveforms when a conventional solid state relay is turned off when a JFET is used in the discharge circuit. JFE
Regarding T, as mentioned before, depression type M
Since it is considered to be the same as O3FET, the circuit characteristics are also similar. The off time is about 600 μsec.
発明が解決しようとする問題点
以上述べてきたように、この種のソリッドステートリレ
ーは、ある程度の改良がなされることにより実用化され
てきているが、以下に述べる様なさまざまの欠点を有し
ている。Problems to be Solved by the Invention As mentioned above, this type of solid-state relay has been put into practical use after some improvement, but it has various drawbacks as described below. ing.
まず、第１２図の構成例において放電用の素子として、
デイプレッション形ＭＯ３ＦＥＴを用いているが、この
動作を検討すると次の様な問題点が存在する。First, in the configuration example of FIG. 12, as a discharge element,
A depletion type MO3FET is used, but when considering its operation, the following problems exist.
まず入力端子に電圧が印加されていない状態では光起電
力素子２５に電圧が発生しないためデイプレッション形
ＭＯ３ＦＥＴ２６はオンしている。この状態で入力端子
１−１開に電圧が印加されると、光起電力素子３及び２
５に起電力が発生するが、デイプレッション形ＭＯ３Ｆ
ＥＴ２６がオン状態のため、光起電力素子３の電圧は、
迅速に立ち上がることができない。First, when no voltage is applied to the input terminal, no voltage is generated in the photovoltaic element 25, so the depletion type MO3FET 26 is turned on. When a voltage is applied to input terminal 1-1 in this state, photovoltaic elements 3 and 2
An electromotive force is generated in 5, but depletion type MO3F
Since ET26 is in the on state, the voltage of photovoltaic element 3 is
Unable to stand up quickly.
光起電力２５は、抵抗２４に電流を流しながら、デイプ
レッション形ＭＯ３ＦＥＴ２６のゲート２７に電荷を蓄
積する。デイプレッション形ＭＯ３ＦＥＴ２６のゲート
２７は見かけ上コンデンサとなるため、光起電力素子２
５は電荷をゲート２７に蓄積しながら、ゲートのコンデ
ンサー容量と光起電力素子２５の内部抵抗及び抵抗２４
で決まる時定数により電圧を上昇させる。従って、起電
力素子２５の電圧がデイプレッション形ＭＯ３ＦＥＴ２
６のスレッシュホールド電圧を越えて、デイプレッショ
ン形Ｍ ＯＳ Ｆ ＥＴ２６がオフするまで、必ず遅延
が生ずる。The photovoltaic force 25 accumulates charge in the gate 27 of the depletion type MO3FET 26 while causing current to flow through the resistor 24. Since the gate 27 of the depletion type MO3FET 26 appears to be a capacitor, the photovoltaic element 2
5 accumulates charge in the gate 27 while increasing the capacitor capacity of the gate, the internal resistance of the photovoltaic element 25, and the resistance 24.
The voltage is increased by a time constant determined by . Therefore, the voltage of the electromotive force element 25 is
There is always a delay until the threshold voltage of 6 is exceeded and the depletion type MOSFET 26 is turned off.
また、出力用ＤＭＯＳＦＥＴ４がオフする際にも同様に
、デイプレッション形ＭＯ３ＦＥＴ２６＋１７）ゲート
部分に蓄積された電荷が抵抗２４を通じて放電され、ス
レッシュホールド電圧以下にならなければデイプレッシ
ョン形ＭＯ３ＦＥＴ２６がオンしないため、やはり遅延
が生ずる。Similarly, when the output DMOSFET 4 is turned off, the charge accumulated in the gate of the depletion type MO3FET 26+17) is discharged through the resistor 24, and the depletion type MO3FET 26 will not be turned on unless the voltage drops below the threshold voltage. There will still be a delay.
このように第１２図の構成例では、本質的に動作の遅延
を生ずる要因が存在するため高速化には限界がある。As described above, in the configuration example shown in FIG. 12, there is a limit to how high the speed can be increased because there are factors that essentially cause a delay in the operation.
また、抵抗２４は、上記のように出力用ＤＭＯＳＦＥＴ
４のオン時間を早くするためには高抵抗であることが望
ましく、逆に、オフ時間を早くするためには低抵抗であ
ることが必要となり、矛盾した要求が存在する。このた
め、結局、中間的な抵抗値となるため、動作遅延の要因
を取り除くことができない。In addition, the resistor 24 is an output DMOSFET as described above.
In order to make the on-time of 4 faster, it is desirable to have a high resistance, and conversely, to make the off-time faster, it is necessary to have a low resistance, so there are contradictory demands. As a result, the resistance value becomes intermediate after all, and the factor of operation delay cannot be removed.
以上の問題点の他に、第１２図の構成では、デイプレッ
ション形ＭＯ３ＦＥＴを駆動するためにだけ光起電力素
子２５を必要とし、出力用ＤＭＯＳＦＥＴ４の駆動のた
めには直接は役立たない。このため第１２図の構成に比
べ光起電力素子が余分に必要となり、コスト高の要因と
なる。In addition to the above-mentioned problems, the configuration shown in FIG. 12 requires the photovoltaic element 25 only to drive the depletion type MO3FET, and is not directly useful for driving the output DMOSFET 4. For this reason, an extra photovoltaic element is required compared to the configuration shown in FIG. 12, which causes an increase in cost.
問題点を解決するための手段
本発明は、上記問題点を解決するため、出力用ＤＭＯＳ
ＦＥＴのゲート電荷の放電回路にサイリスタを用い、更
に、そのサイリスタの駆動にダイオードあるいはフォト
トランジスタを設ける。Means for Solving the Problems In order to solve the above problems, the present invention provides an output DMOS
A thyristor is used as a discharge circuit for the gate charge of the FET, and a diode or a phototransistor is further provided to drive the thyristor.
実施例
以下、添付図面を参照して、本発明によるソリッドステ
ー） ＩＪシレー実施例を説明する。Embodiments Hereinafter, embodiments of the solid stay (IJ) according to the present invention will be described with reference to the accompanying drawings.
第１図は、本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
入力端子１−１間に印加された電圧により、発光ダイオ
ード２が点灯し、この発生した光により光起電力素子３
に起電力が発生する。そして、サイリスタ８の両端が、
それぞれダイオード１１及び１２を介して光起電力素子
３の両端に接続されている。更に、光起電力素子３のア
ノードとダイオード１１のアノードとの接続点に、サイ
リスタ８のＮ極ゲートが接続され、光起電力素子３のカ
ソードとダイオード１２のカソードとの接続点に、サイ
リスタ８のＰ極ゲートが接続されている。The voltage applied between the input terminals 1 and 1 lights up the light emitting diode 2, and the generated light causes the photovoltaic element 3 to light up.
An electromotive force is generated. And both ends of thyristor 8 are
They are connected to both ends of the photovoltaic element 3 via diodes 11 and 12, respectively. Furthermore, the N-pole gate of the thyristor 8 is connected to the connection point between the anode of the photovoltaic element 3 and the anode of the diode 11, and the thyristor 8 is connected to the connection point between the cathode of the photovoltaic element 3 and the cathode of the diode 12. The P-pole gate of is connected.
そして、サイリスタ８のアノードとカソードとが、それ
ぞれ、玉ンハンスメント形ＤＯＭＯ３ＦＥＴ４のゲート
電極５及びソース電極６に接続され、ＤＭＯＳＦＥＴ４
がオンして、ドレイン電極１３−１３間に接続された出
力端子７に接続して負荷回路が閉じられる。The anode and cathode of the thyristor 8 are connected to the gate electrode 5 and source electrode 6 of the enhancement type DOMO3FET4, respectively, and the DMOSFET4
is turned on and connected to the output terminal 7 connected between the drain electrodes 13-13, thereby closing the load circuit.
以上のソリッドステートリレー回路において、第１２図
の場合のデイプレッション形ＭＯ３ＦＥＴ２６の代わり
に、サイリスタ８を用いているため、最初に点灯した状
態においてもサイリスタはオフ状態であり、抵抗値が極
めて高いため、光起電力素子３で発生した起電力による
電荷はダイオード１１．１２を通って出力用ＤＭＯＳＦ
ＥＴ４のゲート５にただちに印加される。In the above solid-state relay circuit, the thyristor 8 is used instead of the depletion type MO3FET 26 in the case of Fig. 12, so the thyristor is in the off state even when the light is first turned on, and the resistance value is extremely high. , the charge due to the electromotive force generated in the photovoltaic element 3 passes through the diodes 11 and 12 to the output DMOSF.
Immediately applied to gate 5 of ET4.
このように、光起電力素子３からの電流がダイオード１
１．１２のアノード側からカソード側にながれるため、
サイリスタ８のＮ極ゲート、Ｐ極ゲート１０のいずれも
強く逆にバイアスされる。従って、外部からのノイズ等
にたいしても、十分安定しており、誤動作してサイリス
タ８がオンすることはない。In this way, the current from the photovoltaic element 3 flows through the diode 1.
1.12 flows from the anode side to the cathode side,
Both the N-pole gate and the P-pole gate 10 of the thyristor 8 are strongly biased in the opposite direction. Therefore, it is sufficiently stable even against external noise, and the thyristor 8 will not malfunction and turn on.
次に、入力端子１に印加されていた電圧が無くなり、発
光ダイオードが消灯した場合、光起電力３の発生電圧は
なくなるが、ダイオード１１．１２およびサイリスタ８
により出力用エンハンスメントＤＭＯＳＦＥＴ４のゲー
ト電圧は、そのまま保たれている。この状態で光起電力
素子では自己放電により電圧が低下する。この電圧低下
により、まずダイオード１１．１２がオフ状態になる。Next, when the voltage applied to the input terminal 1 disappears and the light emitting diode goes out, the voltage generated by the photovoltaic force 3 disappears, but the diodes 11, 12 and the thyristor 8
Therefore, the gate voltage of the output enhancement DMOSFET 4 is maintained as it is. In this state, the voltage of the photovoltaic element decreases due to self-discharge. This voltage drop first turns diodes 11, 12 off.
このためサイリスタ８のＮ極ゲート、Ｐ極ゲートのイン
ピーダンスがきわめて高くなり、極く僅かの電流でサイ
リスタ８がオンするようになる。更に、電圧が低下する
とＮ極ゲートあるいはＰ極ゲートが順方向にバイアスさ
れる。ゲートの感度がきわめて高いため、光起電力素子
のわずかな自己放電電流でも容易にサイリスタ８はオン
する。Therefore, the impedance of the N-pole gate and the P-pole gate of the thyristor 8 becomes extremely high, and the thyristor 8 is turned on with a very small amount of current. Furthermore, when the voltage decreases, either the N-pole gate or the P-pole gate becomes forward biased. Since the sensitivity of the gate is extremely high, the thyristor 8 is easily turned on even by a slight self-discharge current of the photovoltaic element.
サイリスタ８は自己保持特性を持つため、−度オンする
と、アノード、カソード間の電位が１ｖ程度に下がるま
でオン状態を保つ。このため、出力用エンハンスメント
ＤＭＯＳＦＥＴ４のゲート５に蓄積された電荷は、サイ
リスタ８を通って速やか放電されＤ！０８ＦＥＴ４はオ
フする。Since the thyristor 8 has a self-holding characteristic, once it is turned on - degree, it remains on until the potential between the anode and cathode drops to about 1V. Therefore, the charge accumulated in the gate 5 of the output enhancement DMOSFET 4 is quickly discharged through the thyristor 8 and D! 08FET4 is turned off.
実際の放電特性について調べると以下の様になる。まず
光起電力素子の放電特性の例として、第２図に光起電力
素子の一定の入射光に対する出力電流対出力電圧特性を
示し、また第３図に電圧に対する導通電流特性を示す。An investigation of the actual discharge characteristics reveals the following. First, as an example of the discharge characteristics of a photovoltaic element, FIG. 2 shows the output current versus output voltage characteristics of the photovoltaic element with respect to constant incident light, and FIG. 3 shows the conduction current characteristics with respect to voltage.
第２図及び第３図から、最大９．６７ Ｖに達していた
光起電力素子が、自己放電により約８Ｖ程度（ダイオー
ドオンＮ電圧の２倍と、サイリスタのゲートを順方向に
バイアスする電圧を足したものを９．６７ Ｖから引い
た値）まで下がる時間を求めると第３図より、この間に
導電電流は約４．４μＡから約０．２５μＡまで対数的
に減少し、−方、容量は約３ｐＦであるので、約７．７
μ秒で８Ｖ程度まで減少する。From Figures 2 and 3, the photovoltaic element, which had reached a maximum of 9.67 V, has reduced to about 8 V due to self-discharge (twice the diode-on N voltage and the voltage that forward biases the gate of the thyristor). Figure 3 shows that during this time, the conduction current decreases logarithmically from about 4.4 μA to about 0.25 μA, and - on the other hand, the capacitance decreases. is about 3 pF, so about 7.7
It decreases to about 8V in μ seconds.
第１の実施例の実際のオフ時の動作波形を第４図に示す
。ここでは人力がオフしてから約１６０ μ秒で出力が
オフしている。このオフ時間には前に述べた、光起電力
素子３の自己放電時間以外にサイリスタ８のオン時間、
出力用エンハンスメントＤＭＯＳＦＥＴ４のゲート放電
時間及びオフ時間等がふくまれており、光起電力素子の
自己放電時間に比べ、大幅に遅くなっているが、それで
も第１３図に示した従来までの放電回路によるオフ時間
に比べると、約４倍程度高速化されているのが判る。FIG. 4 shows the actual operating waveforms of the first embodiment when it is off. Here, the output is turned off approximately 160 μs after the human power is turned off. In addition to the self-discharge time of the photovoltaic element 3 mentioned above, this off time includes the on time of the thyristor 8,
This includes the gate discharge time and off time of the output enhancement DMOSFET 4, which is much slower than the self-discharge time of the photovoltaic element, but it is still slower than the conventional discharge circuit shown in Figure 13. It can be seen that the speed is about 4 times faster than during the off time.
第５図は本発明の第２の実施例を示す回路図である。第
１の実施例から、Ｎ極ゲートに接続されていたダイオー
ドを除き、サイリスタのアノードと光起電力のアノード
とを直接接続し、Ｎ極ゲートは高インピーダンスの状態
にした。従って、第２の実施例では、人力の有無により
第一の実施例と同様に、サイリスタのＰ極ゲートが、逆
バイアスと高インピーダンスの状態との間を変化し、サ
イリスタをオン、オフさせる。−方、Ｎ極ゲートが常時
高インピーダンス状態にあるため、第１の実施例に比べ
ればノイズに弱くなるが、その代わり、ダイオードのオ
ン電圧による電圧ロスは無くなる。FIG. 5 is a circuit diagram showing a second embodiment of the present invention. From the first example, the diode connected to the N-pole gate was removed, and the anode of the thyristor and the anode of the photovoltaic force were directly connected, and the N-pole gate was placed in a high impedance state. Therefore, in the second embodiment, the P-pole gate of the thyristor changes between reverse bias and high impedance states, turning the thyristor on and off, as in the first embodiment, depending on the presence or absence of human power. - On the other hand, since the N-pole gate is always in a high impedance state, it is more susceptible to noise than the first embodiment, but on the other hand, there is no voltage loss due to the on-voltage of the diode.
第６図は、本発明の第３の実施例を示す回路図である。FIG. 6 is a circuit diagram showing a third embodiment of the present invention.
第１の＊絶倒から、Ｐ極ゲートに接続されていたダイオ
ードを除き、サイリスタのカソードと、光起電力素子の
カソードを直接接続し、Ｐ極ゲートは高インピーダンス
の状態にしたものである。動作原理、回路の特徴等は、
Ｐ極ゲートがＮ極ゲートに変わっただけで第２の実施例
と同様である。In the first method, the diode connected to the P-pole gate was removed, and the cathode of the thyristor was directly connected to the cathode of the photovoltaic element, leaving the P-pole gate in a high impedance state. The operating principle, circuit characteristics, etc.
This embodiment is the same as the second embodiment except that the P-pole gate is changed to the N-pole gate.
第７図は、本発明の第４の実施例を示すものである。第
１の実施例でのダイオード１１．１２をＮＰＮフォトト
ランジスタ１５．１６に置き変えたものである。ダイオ
ードのアノードをフォトトランジスタのコレクターに、
またカソードを、エミッタに置き変えて接続しである。FIG. 7 shows a fourth embodiment of the present invention. The diodes 11 and 12 in the first embodiment are replaced with NPN phototransistors 15 and 16. The anode of the diode is used as the collector of the phototransistor,
Also, the cathode is replaced with an emitter and connected.
フォトダイオードのべ−スには、光起電力素子３と同様
に、発光ダイオード２の光が照射するようにする。The base of the photodiode is irradiated with light from the light emitting diode 2, similarly to the photovoltaic element 3.
この回路では、フォトトランジスタ１５．１６が発光ダ
イオード２の光によりオンする。この回路の特徴は、フ
ォトトランジスタのオン電圧が、ダイオードよりかなり
低く、はぼ短路状態になる点である。このため、第一の
実施例に比べ、Ｎゲート、Ｐゲートの逆バイアスが弱く
、ノイズには若干弱くなる。その代り、オン電圧が低い
ため、オン電圧によるロスは低減できる。In this circuit, phototransistors 15 and 16 are turned on by light from light emitting diode 2. A feature of this circuit is that the on-voltage of the phototransistor is much lower than that of a diode, resulting in a nearly short circuit state. Therefore, compared to the first embodiment, the reverse bias of the N gate and the P gate is weaker, making it slightly more susceptible to noise. On the other hand, since the on-voltage is low, the loss due to the on-voltage can be reduced.
オフ時には、第１の実施例と同様に、フォトトランジス
タがオフすることにより、Ｎゲート及びＰゲートが高イ
ンピーダンスになり、サイリスタがオンする。その際、
フォトトランジスタがオフするまでに、ベースのキャリ
アの消滅時間がはいるため、オフ時間は、若干のびる傾
向にある。なおフォトトランジスタはＰＮＰ形を用いて
も逆に接続すれば同様である。When off, as in the first embodiment, the phototransistor is turned off, the N gate and the P gate become high impedance, and the thyristor is turned on. that time,
Since it takes some time for carriers in the base to disappear before the phototransistor turns off, the off time tends to be slightly longer. Note that even if a PNP type phototransistor is used, the same effect can be obtained if the phototransistor is connected in reverse.
第８図は、本発明の第５の実施例を示すものであり、第
４の実施例において、Ｎ極ゲートに接続されていたフォ
トトランジスタを除き、サイリスタのアノードと光起電
素子のアノードとを直接接続し、Ｎ極ゲートは高インピ
ーダンスの状態にしたものである。第４の実施例と同様
に、Ｐ極ゲートのフォトトランジスタが発光ダイオード
の光の有無により、オン、オフすることによりサイリス
タがオフ、オンすることになる。第４の実施例に比ベフ
ォトトランジスタがへるため、その分チップ面積が減少
するがノイズにはさらに弱くなる。FIG. 8 shows a fifth embodiment of the present invention. In the fourth embodiment, the anode of the thyristor and the anode of the photovoltaic element are are directly connected, and the N-pole gate is in a high impedance state. As in the fourth embodiment, the thyristor is turned off and on by turning the P-pole gate phototransistor on and off depending on the presence or absence of light from the light emitting diode. Since the phototransistor is smaller compared to the fourth embodiment, the chip area is reduced by that amount, but the chip becomes more susceptible to noise.
第９図は、本発明の第６の実施例を示すものである。第
４の実施例からＰ極ゲートに接続されていたフォトトラ
ンジスタを除き、サイリスタのカソードと光起電力素子
のカソードを直接接続し、Ｐ極ゲートは、高インピーダ
ンスの状態にしたものである。動作原理、回路の特徴等
は、Ｐ極ゲートがＮ極ゲートに変わっただけで、第４の
実施例と同様である。FIG. 9 shows a sixth embodiment of the present invention. Except for the phototransistor connected to the P-pole gate from the fourth embodiment, the cathode of the thyristor and the cathode of the photovoltaic element are directly connected, and the P-pole gate is placed in a high impedance state. The operating principle, circuit characteristics, etc. are the same as those of the fourth embodiment, except that the P-pole gate is changed to the N-pole gate.
次に、本回路の回路を集積化した場合の実施例を図面を
参照して説明する。第１０図は、本発明の第１の実施例
の回路を集積化した場合の一部の回路の断面を示す断面
図である。光起電力素子３、サイリスタ８、ダイオード
ＩＬ １２は、それぞれ二酸化シリコン層１８により多
結晶シリコン基板１９から絶縁分離して形成された単結
晶領域１７に形成されている。各単結晶領域１７は、二
酸化シリコン層１８により多結晶シリコン基板１９から
絶縁分離さているので、光起電力素子で発生する電荷が
基板１９にリークすることなく有効に作用する。Next, an embodiment in which the circuit of the present invention is integrated will be described with reference to the drawings. FIG. 10 is a sectional view showing a cross section of a part of the circuit when the circuit of the first embodiment of the present invention is integrated. The photovoltaic element 3, the thyristor 8, and the diode IL 12 are each formed in a single crystal region 17 that is insulated and separated from a polycrystalline silicon substrate 19 by a silicon dioxide layer 18. Since each single crystal region 17 is insulated and separated from a polycrystalline silicon substrate 19 by a silicon dioxide layer 18, charges generated in the photovoltaic element act effectively without leaking to the substrate 19.
出力用エンハンスメントＤＭＯＳＦＥＴについては、負
荷の種類が多い時は別構成にできる。このように構成し
た場合、集積回路を構成する素子がすべてバイポーラプ
ロセスで製造可能となるため、製造上有利である。The output enhancement DMOSFET can be configured differently if there are many types of loads. This configuration is advantageous in terms of manufacturing, since all the elements constituting the integrated circuit can be manufactured using a bipolar process.
また、単結晶領域が化合物半導体の場合、発光ダイオー
ドを含む全回路素子を上記と同様の構成で集積化可能で
ある。基板については、多結晶シリコン以外にアルミナ
、サファイア、ガラス等の基板を用いても同様である。Further, when the single crystal region is a compound semiconductor, all circuit elements including the light emitting diode can be integrated with the same configuration as above. Regarding the substrate, a substrate made of alumina, sapphire, glass, etc. other than polycrystalline silicon may also be used.
なお、上記の実施例においては、出力用素子はすべてエ
ンハンスメント形ＤＭＯＳＦＥＴの場合についてのみ説
明を行なったが、同様な動作を行なう池のＪＦＥＴ及び
ＭＯＳＦＥＴ等についても同様な効果が得られることは
言うまでもない。また、デイプレッション形のＦＥＴに
ついても、ゲートとソースに印加する電圧を逆転させる
だけで、ノーマルクローズ形のソリッドステートリレー
を容易に構成できる。In the above embodiments, all the output elements are enhancement type DMOSFETs, but it goes without saying that similar effects can be obtained with Ike's JFETs, MOSFETs, etc., which perform similar operations. . Furthermore, with respect to a depletion type FET, a normally closed type solid state relay can be easily constructed by simply reversing the voltages applied to the gate and source.
発明の詳細
な説明したように、本発明によるソリッドステートリレ
ーは、サイリスタと、ダイオードあるいはフォトトラン
ジスタと、光起電力素子とを組合せることにより、高速
で動作し、かつ低価格で実現できる。As described in detail, the solid state relay according to the present invention operates at high speed and can be realized at low cost by combining a thyristor, a diode or phototransistor, and a photovoltaic element.
第１図は、本発明のソリッドステートの回路の、第１の
実施例を示す回路図である。
第２図は、本発明のソリッドステートリレーの第１の実
施例における光起電力素子の発生電圧と出力電流の特性
を示す特性図である。
第３図は、本発明のソリッドステートリレーの第１の実
施例における光起電力素子に外部から電圧を印加した（
但し光起電力素子には光は当っていない）場合の、印加
電圧と導電電流の特性を示す特性図である。
第４図は、本発明のソリッドステートリレーの第１の実
施例におけるオフ時の波形を示す図である。
第５図は、本発明のソリッドステートリレーの第２の実
施例を示す回路図である。
第６図は、本発明のソリッドステートリレーの第３の実
施例を示す回路図である。
第７図は、本発明のソリッドステートリレーの第４の実
施例を示す回路図である。
第８図は、本発明のソリッドステートリレーの第５の実
施例を示す回路図である。
第９図は、本発明のソリッドステートリレーの第６の実
施例を示す回路図である。
第１０図は、本発明のソリッドステートリレーの第１の
実施例の回路を集積化した場合の集積回路の一部の断面
を示す断面図である。
第１１図は、従来のソリッドステートリレーの基本的な
回路を示す回路図である。
第１２図は、従来の回路によるソリッドステートリレー
を示す回路図である。
第１３図は、第１２図で示した従来のソリッドステート
リレーの○ｔＦ時の波形を示す図である。
（主な参照番号）
１・・入力端子 ２・・発光ダイオード３・・光起電
力素子
４・・エンハンスメント形ＤＭＯＳＦＥＴ５・・エンハ
ンスメント形ＤＭＯＳＦＥＴのゲート
６・・エンハンスメントｆｆｉＤＭＯＳＦＥＴのソース
７・・出力端子 ８・・サイリスタ９・・サイリス
タのＮ極ゲート
１０・・サイリスタのＰ極ゲート
１１．１２・ ・ダイオード、
１３・・エンハンスメント形ＤＭＯＳＦＥＴのドレイン
１５．１６・・フォトトランジスタ
１７・・単結晶層 １８・・二酸化シリコン層１９・
・多結晶シリコン層
２０・・ＭＯＳＦＥＴのバックゲート
２１・・抵抗
２２・・エンハンスメントＩＭＯ３ＦＥＴ２３・・エン
ハンスメント形ＭＯ３ＦＥＴのゲートFIG. 1 is a circuit diagram showing a first embodiment of the solid state circuit of the present invention. FIG. 2 is a characteristic diagram showing the characteristics of the generated voltage and output current of the photovoltaic element in the first embodiment of the solid state relay of the present invention. FIG. 3 shows a photovoltaic element in the first embodiment of the solid state relay of the present invention when a voltage is applied from the outside (
It is a characteristic diagram showing the characteristics of the applied voltage and conduction current when the photovoltaic element is not irradiated with light. FIG. 4 is a diagram showing waveforms in the off state in the first embodiment of the solid state relay of the present invention. FIG. 5 is a circuit diagram showing a second embodiment of the solid state relay of the present invention. FIG. 6 is a circuit diagram showing a third embodiment of the solid state relay of the present invention. FIG. 7 is a circuit diagram showing a fourth embodiment of the solid state relay of the present invention. FIG. 8 is a circuit diagram showing a fifth embodiment of the solid state relay of the present invention. FIG. 9 is a circuit diagram showing a sixth embodiment of the solid state relay of the present invention. FIG. 10 is a sectional view showing a partial cross section of an integrated circuit in which the circuit of the first embodiment of the solid state relay of the present invention is integrated. FIG. 11 is a circuit diagram showing the basic circuit of a conventional solid state relay. FIG. 12 is a circuit diagram showing a solid state relay using a conventional circuit. FIG. 13 is a diagram showing the waveform of the conventional solid state relay shown in FIG. 12 at ○tF. (Main reference numbers) 1. Input terminal 2. Light emitting diode 3. Photovoltaic element 4. Enhancement type DMOSFET 5. Gate 6 of enhancement type DMOSFET. Source 7 of enhancement ffiDMOSFET. 8.・Thyristor 9...N-pole gate of thyristor 10...P-pole gate of thyristor 11.12...Diode, 13...Drain of enhancement type DMOSFET 15.16...Phototransistor 17...Single crystal layer 18...Dioxide Silicon layer 19
- Polycrystalline silicon layer 20... MOSFET back gate 21... Resistor 22... Enhancement IMO3FET 23... Gate of enhancement type MO3FET
Claims (13)
電力を発生する光起電力素子と、該光起電力素子から発
生する電圧がゲートに印加されることによって導通状態
になる電界効界形トランジスタとを具備し、電界効界形
トランジスタが、スイッチング素子として、負荷回路の
開閉を行なうソリッドステッドリレーにおいて、該電界
効界形トランジスタのゲート電極にアノード電極が接続
され、またバックゲート電極にカソード電極が接続され
たサイリスタを有し、且つ、該サイリスタのＮ極ゲート
が、該光起電力素子のアノード電極に接続され、または
、該サイリスタのＰ極ゲートが該光起電力素子のカソー
ド電極に接続されていることを特徴とするソリッドステ
ートリレー。(1) A semiconductor light emitting device, a photovoltaic device that generates an electromotive force by light from the light emitting device, and an electric field that becomes conductive when a voltage generated from the photovoltaic device is applied to the gate. In a solid-state relay comprising a field-effect transistor, the field-effect transistor serves as a switching element to open and close a load circuit, and an anode electrode is connected to the gate electrode of the field-effect transistor, and an anode electrode is connected to the back gate electrode. It has a thyristor to which a cathode electrode is connected, and the N-pole gate of the thyristor is connected to the anode electrode of the photovoltaic element, or the P-pole gate of the thyristor is connected to the cathode electrode of the photovoltaic element. A solid state relay characterized by being connected to.
より成ることを特徴とする特許請求の範囲第１項記載の
ソリッドステートリレー。(2) The solid-state relay according to claim 1, wherein the photovoltaic element comprises a cascade of photodiodes.
のアノード電極に接続され、かつ該サイリスタのＰ極ゲ
ートが該光起電力素子のカソード電極に接続され、かつ
該サイリスタのＮ極ゲートにアノード電極が接続され、
かつ該サイリスタのアノード電極にカノード電極が接続
された第１のダイオードと、該サイリスタのＰ極ゲート
にカソード電極が接続され、かつ該サイリスタのカソー
ド電極がアノード電極が接続された第２のダイオードと
を有することを特徴とする特許請求の範囲第１項または
第２項記載のソリッドステートリレー。(3) The N-pole gate of the thyristor is connected to the anode electrode of the photovoltaic element, and the P-pole gate of the thyristor is connected to the cathode electrode of the photovoltaic element, and the N-pole gate of the thyristor is connected to the anode electrode of the photovoltaic element. An anode electrode is connected to the
and a first diode whose cathode electrode is connected to the anode electrode of the thyristor, and a second diode whose cathode electrode is connected to the P-pole gate of the thyristor, and whose anode electrode is connected to the cathode electrode of the thyristor. A solid state relay according to claim 1 or 2, characterized in that it has the following.
のアノード電極に接続され、かつ該サイリスタのＮ極ゲ
ートにアノード電極が接続され、かつ該サイリスタのア
ノード電極にカノード電極が接続されたダイオード有す
ることを特徴とする特許請求の範囲第１項または第２項
記載のソリッドステートリレー。(4) The N-pole gate of the thyristor is connected to the anode electrode of the photovoltaic element, the anode electrode is connected to the N-pole gate of the thyristor, and the cathode electrode is connected to the anode electrode of the thyristor. A solid state relay according to claim 1 or 2, characterized in that it has a diode.
カソード電極に接続され、かつ該サイリスタのＰ極ゲー
トにカソード電極が接続され、かつ該サイリスタのカソ
ード電極にアノード電極が接続されたダイオードとを有
することを特徴とする特許請求の範囲第１項または第２
項記載のソリッドステートリレー。(5) A diode in which the P-pole gate of the thyristor is connected to the cathode electrode of the photovoltaic element, the cathode electrode is connected to the P-pole gate of the thyristor, and the anode electrode is connected to the cathode electrode of the thyristor. Claim 1 or 2 is characterized in that it has
Solid state relay as described in section.
のアノード電極に接続され、かつ該サイリスタのＰ極ゲ
ートが該光起電力素子のカソード電極に接続され、かつ
該サイリスタのＮ極ゲートにコレクタ電極が接続され、
かつ該サイリスタのアノード電極にエミッタ電極が接続
された第１のＮＰＮフォトトランジスタと、該サイリス
タのＰ極ゲートにコレクタ電極が接続され、かつ該サイ
リスタのカソード電極がエミッタ電極が接続された第２
のＮＰＮフォトトランジスタとを有し、該フォトトラン
ジスタと該光起電力素子を同一の半導体発光素子で駆動
することを特徴とする特許請求の範囲第１項または第２
項記載のソリッドステートリレー。(6) The N-pole gate of the thyristor is connected to the anode electrode of the photovoltaic element, and the P-pole gate of the thyristor is connected to the cathode electrode of the photovoltaic element, and the N-pole gate of the thyristor is connected to the anode electrode of the photovoltaic element. The collector electrode is connected to
and a first NPN phototransistor whose emitter electrode is connected to the anode electrode of the thyristor, and a second NPN phototransistor whose collector electrode is connected to the P-pole gate of the thyristor, and whose emitter electrode is connected to the cathode electrode of the thyristor.
Claim 1 or 2, characterized in that the phototransistor and the photovoltaic element are driven by the same semiconductor light emitting element.
Solid state relay as described in section.
のアノード電極に接続され、かつ該サイリスタのＮ極ゲ
ートにコレクタ電極が接続され、かつ該サイリスタのア
ノード電極にエミッタ電極が接続されたＮＰＮフォトト
ランジスタを有し、該フォトトランジスタと該光起電力
素子を同一の半導体発光素子で駆動することを特徴とす
る特許請求の範囲第１項または第２項記載のソリッドス
テートリレー。(7) The N-pole gate of the thyristor is connected to the anode electrode of the photovoltaic element, the collector electrode is connected to the N-pole gate of the thyristor, and the emitter electrode is connected to the anode electrode of the thyristor. 3. The solid state relay according to claim 1, wherein the solid state relay has an NPN phototransistor, and the phototransistor and the photovoltaic element are driven by the same semiconductor light emitting element.
カソード電極に接続され、かつ該サイリスタのＰ極ゲー
トにコレクタ電極が接続され、かつ該サイリスタのカソ
ード電極がエミッタ電極が接続されたＮＰＮフォトトラ
ンジスタを有し、該フォトトランジスタと該光起電力素
子を同一の半導体発光素子で駆動することを特徴とする
特許請求の範囲第１項または第２項記載のソリッドステ
ートリレー。(8) An NPN in which the P-pole gate of the thyristor is connected to the cathode electrode of the photovoltaic element, the collector electrode is connected to the P-pole gate of the thyristor, and the cathode electrode of the thyristor is connected to the emitter electrode. 3. The solid state relay according to claim 1, wherein the solid state relay includes a phototransistor, and the phototransistor and the photovoltaic element are driven by the same semiconductor light emitting element.
はＵＭＯＳＦＥＴで構成され、バックゲート電極をソー
ス電極とし、開閉する負荷回路をドレイン電極とソース
電極に接続したことを特徴とする特許請求の範囲第１項
から第８項までのいずれか１項記載のソリッドステート
リレー。(9) The switching element is composed of a DMOSFET or a UMOSFET, a back gate electrode is used as a source electrode, and a load circuit that opens and closes is connected to the drain electrode and the source electrode. The solid state relay described in any one of items up to item 8.
的に接続し、各々のゲート電極及びソース電極を直接接
続し、各々のドレイン電極を負荷回路に接続するように
したことを特徴とする特許請求の範囲第９項記載のソリ
ッドステートリレー。(10) DMOSFETs or UMOSFETs are connected in parallel, each gate electrode and source electrode are directly connected, and each drain electrode is connected to a load circuit. Solid state relay as described.
るいはいずれか一方を除いた残りの全ての素子を１チッ
プ上に集積したことを特徴とする特許請求の範囲第１項
から第１０項までのいずれか１項記載のソリッドステー
トリレー。(11) Any one of claims 1 to 10, characterized in that all the remaining elements except for both or one of the switching element and the semiconductor light emitting element are integrated on one chip. The solid state relay described in item 1.
に集積したことを特徴とする特許請求の範囲第１項から
第１１項までのいずれか１項記載のソリッドステートリ
レー。(12) A solid-state relay according to any one of claims 1 to 11, characterized in that all elements are integrated on one compound semiconductor chip.
化物によって囲まれて、基板から島状に分離された複数
の単結晶領域を有する、多結晶シリコン、アルミナ、サ
ファイアあるいは池の多結晶化合物半導体基板上に集積
化されていることを特徴とする特許請求の範囲第１項か
ら第１２項までのいずれか１項記載のソリッドステート
リレー。(13) At least the thyristor and the photovoltaic device are made of a polycrystalline silicon, alumina, sapphire, or polycrystalline compound semiconductor substrate having a plurality of single crystal regions surrounded by an oxide and separated into islands from the substrate. 13. A solid-state relay according to claim 1, wherein the solid-state relay is integrated on a solid-state relay.
Priority Applications (5)
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|---|---|---|---|
| JP61145697A JP2522249B2 (en) | 1986-06-21 | 1986-06-21 | Solid state tray |
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| EP19860309442 EP0226395B1 (en) | 1985-12-04 | 1986-12-04 | Solid state relay having a thyristor discharge circuit |
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| KR20010098776A (en) * | 2000-04-27 | 2001-11-08 | 추후제출 | Transistor with integrated photodetector for conductivity modulation |
Families Citing this family (1)
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|---|---|---|---|---|
| DE10350112A1 (en) | 2002-10-29 | 2004-06-17 | NEC Compound Semiconductor Devices, Ltd., Kawasaki | Solid state photovoltaic relay uses a bidirectional switch and has two photovoltaic devices optically coupled to a light emitter |
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1986
- 1986-06-21 JP JP61145697A patent/JP2522249B2/en not_active Expired - Fee Related
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