JPS63232608A - 固定位相型利得制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は固定位相型利得制御回路にかかわるもので、と
くに固定位相型可変電力増幅器用としてのデュアルゲー
ト型電界効果トランジスタ（ＦＥＴ）との関連で使用す
る固定位相型利得制御回路に関するものである。

［従来の技術］ 軍用電子産業においては、各種の整相列レーダーシステ
ムがますます頻繁に用いられるようになってきている。

こうした多くのシステムは現在開発段階にあり、これら
については、「デュアルゲート型ＦＥＴによる固定位相
型可変電力増幅器」　（Ａ　Ｄｕａｌ−Ｇａｔｅ　ＦＥ
Ｔ　Ｃｏｎ５ｔａｎｔ　Ｐｈａｓｅ　Ｖａｒｉａｂｌｅ
Ｐｏｗｅｒ　Ａｍｐｌｉｆｉｅｒ”　）　　［ディー・
エム・ドユルーリ（Ｄ、　Ｍ、　Ｄｒｕｒマ）、ディー
・シー−ジンマーマン（Ｄ、　Ｃ，Ｚｉｍｍｅｒｍａｎ
ｎ）　、ディー・イー・ジンマーマン（Ｄ、　Ｅ、　Ｚ
ｉｍｍｅｒｍａｎ）］　　、　１１９８５年アイイー・
イー・イー　エム・ティー拳ティーーニスφインターナ
ショナル・マイクロウェーブ・シンポジウム　ダイジェ
スト（ＩＥＥＥ　ＭＴＴ−９Ｉｎｔｅｒｎａｔｉｎａｌ
Ｍｉｃｒｏｗａｖｅ　Ｓｙ＋ｓｐｏｓｉｕｍ　Ｄｉｇｅ
ｓｔ）、「アレイモデュール用マイクロウェーブＦＥＴ
のＢ緩動作」（Ｃ１ａｓｓ−Ｂ　０ｐｅｒａｔｉｏｎ　
ｏｆ　Ｍｉｃｒｏｗａｖｅ　ＦＥＴ５　ｆａｒＡｒｒａ
ｙ　Ｍｏｄｕｌｅ　Ａｐｐｌｉｃａｔｉｏｎｓ”）　［
ｚム・コーン（に、　Ｃｏｈｎ）、ジェイ・イー・デー
ゲンフォード（Ｊ。

Ｅ、　Ｄｅｇｅｎｆｏｒｄ）、アール−ジー・フライタ
ーフ（Ｒ，Ｇ、　Ｆｒｅｉｔａｇ）］　　、　１１９８
２年アイイー・イー・イー・エム・ティー・ティー−ニ
ス・インターナショナル・マイクロウェーブ・シンポジ
ウム・ダイジェスト（ＩＥＥＥ　ＭＴＴ−９Ｉｎｔｅｒ
ｎａｔｉｎａｌ旧ｃｒｏｗａｖｅＳ７ｍｐｏｓｉｕｍ　
Ｄｉｇｅｓｔ）、およびｒ高効率シングルエンド型ブシ
ュプルＢ級ＦＥＴ電力増幅塁」（”旧ｇｈ　Ｅｆｆｉｃ
ｉｅｎｃｙ　Ｓｉｎｇｌｅ−ａｎｄｅｄ　ａｎｄ　Ｐｕ
５ｈ−ｐｕｌｌＣｌａｓｓ−Ｂ　ＦＥＴ　Ｐｏｗｅｒ　
Ａｍｐｌｉｆｉｅｒ″）［アール・ジ、−・フライター
フ（Ｒ，Ｇ、　Ｆｒｅｉｔａｇ　）　、ジェイ・イー争
デーゲｙ７オード（Ｊ、　Ｅ、　Ｄｓｇｅｎｆｏｒｄ　
）　。

エム・コーン（に、Ｃｏｈｎ）］　、　１９８５年ガバ
メント・マイクロ回路会アプリケーションズ・フンファ
レンス（Ｇｏｖｅｒｎｍｅｎｔ　Ｎ１ｃｒｏｃｉｒｃｕ
ｉｔ　ＡｐｐｌｉｃａｔｉｏｎＳＣｏｎｆｅｒｅｎｃｅ
）などにその関係の記載がある。これらのシステムはき
わめて微小なモデュールによる実装を必要とする。また
、そうしたシステムはモデュール内における各種能動素
子としてのマイクロ波用モノリシック集積回路（ＭＭＩ
Ｃｓ）を広汎に使用することも必要である。この種のシ
ステムにおいて、特に研究の対象となっている構成要素
は、固定位相型可変電力増幅器（Ｖ　Ｐ　Ａ）である。

上記したＢ緩動作型ＦＥＴに関する諸論文においてとら
れた試みは、Ｂ緩動作用として構成した単一ゲート型の
ＦＥＴを用いることである。たとえば上記Ｃｏｈｎらに
よる論文の報告によれば１位相の変動は１５デシベル（
ｄｂ）のドライバーレベル制御範囲から６度以下である
。こうした試・みにはそれなりの利点があるが、対象と
なっているすべての問題の解決を指向するものではなく
、駆動レベルを電子的に制御することについては、何ら
の考慮も払われていない、しかしながら、いやしくも個
々のモデュールをシステムに一体的に組み込む場合、レ
ーダーアレイにテーパーを得るためには、こうした制御
機能をそなえることが必須である。

飛行体搭載用の整相列電力増幅器の分野において現在開
発中の他の試みは、電力のプログラム化を実現するのに
デュアルゲート型ＦＥＴデバイスを使用することである
。こうした用途における固有の要件のひとつとして、プ
ログラム可能の範囲にわたって、位相の誤差ないし位相
の偏差が低レベルとなるように、電力のプログラム化を
行なうようにすることが必要である。このためのひとつ
の試みとして、デュアルゲート型ＦＥＴを用いたモノリ
シック可変電力増幅器（ＶＰＡ）がある、このデュアル
ゲート型ＦＥＴは、当該ＦＥＴの第２のゲートにおける
最適の位相性能を得るべく選択された、該デュアルゲー
ト型ＦＥＴの第２のゲート上に高岡波数入力端子が接続
されるように構成されている。このようにして構成され
たデュアルゲート型ＦＥＴは、カスケード接続した２個
の単一ゲート型ＦＥＴとしてモデル化されている。これ
については、たとえば上記Ｄｒｕｒｙらの文献のほか、
［ガリウムひ素デュアルゲート型ＭＥＳＦＥＴのマイク
ロウェーブ広域バンドモデル」（Ｍｉｃｒｏｗａｖｅ　
Ｗｉｄｅ−Ｂａｎｄ　Ｍｏｄｅｌ　ｏｆ　ＧａＡｓ口ｕ
ａｌ　Ｇａｔｅ　ＭＥＳＦＥＴｓ”）　［シー　ａチロ
ニス（Ｃ９丁５ｉｒｏｎｉｓ）、アール１１マイエラー
（Ｒ，Ｍｅｉｅｒｅｒ）］　、アイ・イー拳イー・イー
・トランザクションズ、マイクロウェーブ・セオリー・
テクノロジー、第ＭＴＴ−３０巻、２４３頁−２５１頁
（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ、　　旧ｃｒｏｗ
ａｖｅ　　Ｔｈｅｏｒｙ　　丁ｅｃｈｎｏｌｏｇｙ。

Ｖａｔ、、　ＮＴＴ−３０，ｐａｇｅｓ　２４３−２５
１）にその関係の記載がある。この種の可変電力型増幅
器における電力の可変は、第２のゲートに印加するバイ
アスを変化させることによって行なっている。このよう
にして利得制御の目的を達成することにより、デュアル
ゲート型ＦＥＴの等価回路内での「第１のＦＥＴＪの逆
アイソレーションの結果として、入力における電圧定在
波比（ＶＳＷＲ）のによる影響を除去するようにしてい
る。

上述の回路にはいくつかの要素があり、そのいくつかは
本来的に非線形であり、製造上のパラメータの変動によ
る影響を受けやすい、こうした製造上のパラメータの変
動の結果、従来の各種デュアルゲートＦＥＴ型可変電力
増幅器は、システムレベルで要求される程度以上に伝送
位相変動を典型的に示すこととなる。

今日まで、デュアルゲート型可変電力増幅器は、上記の
Ｄｒｕｒｙらによる論文に述べられているように、デュ
アルゲート型ＦＥＴのゲート−２に印加するバイアスの
みを変化させることにより、可変電力モードを得るよう
にしている。これらのデバイスはその飽和領域で動作す
るため、上記ＦＥＴ等価回路には本来的に非線形である
要素がある。

［発明が解決しよう・とする問題点］ 本発明は以上のような問題にかんがみてなされたもので
、デュアルゲート型ＦＥＴを用いた可変電力増幅器を提
供するものである。この可変電力増幅器は、ゲート電極
の一方における固定位相電圧Ｖｇｌを用いてこれを制御
することとし、この固定位相電圧Ｖｇｌは第２のゲート
電極における電圧（Ｖｇ２）の関数ｆ（Ｖｇ２）であっ
てＶｇｌ＝ｆ　（Ｖｇ２）として表わされ、これにより
位相の変動幅をほぼ３倍に減少させることが可能となる
。

［問題点を解決するための手段］ 当該ＦＥＴの非線形要素と印加バイアスとの間の相互依
存性については的確には知られていないが、広範な位相
ブリッジ計測の結果から、利得制御範囲における全伝送
位相変化は、２個のゲート電極に印加されたバイアス間
に強制的に相互依存性を持たせることにより、大幅に減
少させることができることが判明している。これらバイ
アス電圧間の最適の相互依存性は、直流レベルのオフセ
ットとの線形関係によりかなり正確に近似することが可
能である。このような線形関係を得ることやデュアルゲ
ート型ＦＥＴと適切に接続することは、２個のゲート電
極の一方への入力端子と該両ゲート電極を相互接続する
抵抗型分圧回路を設けることにより、単純に実現するこ
とができる。

添付図に示した利得制御回路の分析から、以下の数学的
な関係を得ることができる。すなわち、 Ｖｇｃ＝Ｖｇ２　　　　　　　　　　　　０．　　、　
　（１）Ｉ　　１＝　　（Ｖｇ２−Ｖｏｆｆｓｅｔ）／
　　（Ｒ１＋Ｒ２）、、、（２） Ｖｇｌ＝Ｖｇ２−ＲＩＩＩ　　　　、、、（３）Ｖｇ　
　ｌ＝　　（Ｒ２Ｖｇ２）／　　（Ｒ１＋Ｒ２）＋　　
（ＲＩ　Ｖｏｆｆｓｅｔ）　　／　　（Ｒ１＋　Ｒ２）
、、、（４） 上式（４）かられかるように、抵抗Ｒ１，Ｒ２およびＶ
　ｏｆｆｓｅｔを正しく選択することにより、勾配やオ
フセットレベルとしてほぼ任意の値を得ることができる
。これは当該利得制御回路の融通性を示すものである。

それぞれの抵抗Ｒ１，Ｒ２はこれをモノリシック構成に
おいてセグメント化して設け、製作工程完了後、チップ
上に当該セグメント抵抗を選択的にワイヤポンディング
することによって、いろいろな勾配やオフセット量を得
ることができる。

上述のような手法を実施する場合、前記Ｖｇｌ値を２０
パーセント以下の範囲内で変化させても、デバイスの入
力インピーダンスは実質的になんら変化しないことが判
明した。したがって本利得制御回路は、入力電圧定在波
比（ＶＳＷＲ）が位相誤差を生ずる可能性のある程度の
変化を引き起すことはない。

さらに前記Ｖｇｌ＝ｆ　（Ｖｇ２）なる関係を有する固
定位相型利得制御回路により、システムレベルの位相変
化上の必要条件を満たすような固定位相可変電力増幅器
を実現するための労苦がきわめて単純化されることとな
る。

上記電力増幅器回路は、従来公知の形式としたデュアル
ゲート型ＦＥＴにおいて当該ＦＥＴのゲート電極Ｇｌに
直流バイアスを印加し、またそ・のゲート電極Ｇ２に可
変電圧を印加することにより利得の制御を行なうように
したものである。電力のプログラム性は、一方の電位を
他方の電位の関数とすることによりこれを可変とするこ
とができる。また、一方のノードにオフセットｉｔｔ圧
を印加するが、これは公知のデバイスにおけるゲートＧ
１のノードと効果上同程度であり、さらに他方の７−ド
には可変の利得制御電圧Ｖｇｃを印加するが、これも公
知技術と同程度である。これら２個のゲートＧ１、Ｇ２
における電圧は、デュアルゲート型ＦＥＴのゲー）Ｇｌ
、Ｇ２を図示の抵抗Ｒ１に接続し、かつ図示の抵抗Ｒ２
をオフセット電圧線に接続することにより、互いにそれ
ぞれの関数となるようにする。これら抵抗のそれぞれの
値は上述のように勾配を決定する。その結果、実験室内
で実験的に計測されたところによれば、この回路の位相
の変化は３倍にまで減少した。その特性は非線形である
・、上述の回路動作に対する説明は、現時点ではまだな
されていない。

「実施例］ つぎに図面を参照して本発明の詳細な説明する。

図に示すように、従来公知のデュアルゲート型ＦＥＴＩ
のドレーン電極３を回路出力Ｖｄに接続する。このデュ
アルゲート型ＦＥＴＩの他方のソース電極５は、これを
基準電圧に接続しであるかあるいは接地しである。上記
デュアルゲート型ＦＥＴ　ｌはさらに、第１のゲート電
極Ｇｌおよび第２のゲート電極Ｇ２を有する。これらデ
ュアルゲート型ＦＥＴ　１の電極Ｇｌ、Ｇ２には利得制
御回路７を接続し、この利得制御回路７は入力Ｖ　ｏｆ
ｆｓｅｔ　、入力Ｖｇｃおよび抵抗Ｒ１を含むものであ
って、この入力Ｖ　ｏｆｆｓｅｔは抵抗Ｒ２を介してゲ
ート電極Ｇｌに接続された直流入力定電圧であり、入力
Ｖｇｃはゲート電極Ｇ２に接続され、また抵抗Ｒ１は電
極Ｇ２と電極Ｇｌとの間に接続されたものである。上記
抵抗Ｒ１、Ｒ２のそれぞれの値は以下に説明するように
して、経験的にこれを決定する。

まず第一に、図示の回路に関して上記抵抗Ｒ１、Ｒ２を
取り除いた場合を考え、以下のように分析する。すなわ
ち、ゲート電極Ｇ１における第１の固定電圧に対して電
極Ｇ２の電圧を変化させ、このときの回路電力出力Ｖｄ
および相対伝送位相を、電極Ｇ２におけるそれぞれの異
なる電圧に対して決定する。こうした手順を電極Ｇｌに
おける異なる電圧について歩道的に繰り返し、異なる電
力出力および位相差についての表を作成した。この典型
的な表が下の表Ａである。

表Ａ 新バイアス構成実験 位相ブリッジ計測 周波数＝９．７ギガヘルツ、回路出力Ｖ　ｄ　＝　８．
００ボルト、Ｐｉｎ＝２３マイクロデシベル 上の表Ａを検討することにより明らかなように、はぼ同
等の位相差が、ゲート電極Ｇ１およびゲート電極Ｇ２上
の電圧の異なる組合せに対して得られている。これは例
えば１表Ａ中で縦線で示したように、計測した位相の値
がほぼ同じようになっていることから判別できる。また
１表Ａの縦　。

線で示したように、はぼ同じ位相差を示しているデータ
点は計測可能な傾斜の線に沿っていることがわかる。こ
れらの点にかんがみて、位相差がＶｇｌおよびＶｇ２に
おける両型圧の関数であることがあきらかである。した
がって、こうした発見を回路そのものに応用するために
は、抵抗Ｒ１゜Ｒ２を回路に追加し、これによりＶｇｌ
をＶｇ２の関数とするようにすればよい、またこれら抵
抗Ｒ１，Ｒ２の値は、さきに掲げた式により決定される
ように、表Ａにおける有意線の傾斜を決定するものであ
る。

図示の回路を使用した典型的な例においては、デュアル
ゲート型ＦＥＴを１８００ミクロン、抵抗Ｒ１を１３０
（１−ム、抵抗Ｒ２を２８０オーム、ｖｇｃにあたえら
れる種々の電圧およびＶ　ｏｆｆｓｅｔの入力を表Ａに
示した値とすると、表Ｂのようになる。

表Ｂ 固定位相型利得制御回路例 京Ｖ　ｏｆｆｓｅｔ＝−１，８ボルト 上の表Ｂを検討してわかることは、Ｖｏｆｆｓｅｔを固
定してＶｇｃを可変とすると、本発明による利得制御を
行なわない場合の回路に比較して、図に示した回路の位
相差の変動が実質的に減少することである。したがって
、本発明の利得制御回路により、利得制御回路を設けな
いＦＥＴと比較して位相の変動を実質的に減少させるこ
との可能なデュアルゲート型ＦＥＴの出力が得られるも
のである。

［発明の効果］ 以上説明したように、本発明によれば、デュアルゲート
型ＦＥＴの電極Ｇ１と電極Ｇ２との間にまたがって利得
制御回路７を設けたので、ゲート電極のいずれか一方の
電圧が他のゲート電圧の関数として得られることとなっ
た。

以上の説明に関連してさらに以下の項を開示する。

（１）　（ａ）第１および第２のゲート電極とソース電
極およびドレーン電極の一対を有するデュアルゲート型
ＦＥＴと。

（ｂ）上記第１および第２のゲート電極に接続した利得
制御回路とを有するとともに、この利得制御回路が、 （Ｃ）第１および第２の入力電焦と、 （ｄ）これら第１および第２の入力電圧に応答し、前記
第１および第２のゲート電極の間に接続して前記第２の
ゲート電極の電圧の関数である前記第１のゲート電極に
電圧を供給するとともに、前記第１および第２のゲート
電極の間に接続した第１の抵抗および前記第１の入力電
圧および前記第１のゲート電極の間に接続した第２の抵
抗を有する利得制御回路手段とを有することを特徴とす
るデュアルゲート型ＦＥＴ用の利得制御回路。

（２）前記第１および第２の抵抗の値はそれぞれあらか
じめ決められた勾配を与えるように、これらを設定する
こととした第１項に記載の利得制御回路。

（３）前記あらかじめ決められた勾配は電圧に対する位
相の経験的な表Ａから、これを決定することとした第２
項に記載の利得制御回路。

（４）前記第１の入力電圧はこれを固定の直流電圧とし
た第１項に記載の利得制御回路。

（５）前記第１の入力電圧／はこれを固定の直流電圧と
した第２項に記載の利得制御回路。

（８）前記第２の入力電圧はこれを前記第２のゲート電
極に接続するとともに、これを可変の電圧とした第３項
に記載の利得制御回路。

（７）前記第２の入力電圧はこれを前記第２のゲート電
極に接続するとともに、これを可変の電圧とした第１項
に記載の利得制御回路。

（８）前記第２の入力電圧はこれを前記第°２のゲート
電極に接続するとともに、これを可変の電圧とした第２
項に記載の利得制御回路。

（９）前記第２の入力電圧はこれを前記第２のゲート電
極に接続するとともに、これを可変の電圧とした第３項
に記載の利得制御回路。

（ｌＯ）前記第２の入力電圧はこれを前記第２のゲート
電極に接続するとともに、これを可変の電圧とした第４
項に記載の利得制御回路。

（１１）前記第２の入力電圧はこれを前記第２のゲート
電極に接続するとともに、これを可変の電圧とした第５
項に記載の利得制御回路。

（１２）前記第２の入力電圧はこれを前記第２のゲート
電極に接続するとともに、これを可変の電圧とした第６
項に記載の利得制御回路。

（１３）前記回路を単一半導体チップ上に形成するとと
もに、該回路が前記第１および第２の抵抗の値を変化さ
せる手段を有することとした第１項に記載の利得制御回
路。

（１０前記回路を単一半導体チップ上に形成するととも
に、該回路が前記第１および第２の抵抗の値を変化させ
る手段を有することとした′！Ｒ７項に記載の利得制御
回路。

（１５）前記回路を単一半導体チップ上に形成するとと
もに、該回路が前記第１および第２の抵抗の値を変化さ
せる手段を有することとした第１０項に記載の利得制御
回路。

【図面の簡単な説明】

図は本発明による固定位相型利得制御回路をデュアルゲ
ート型ＦＥＴに接続した状態の回路図である。 １、、、、、デュアルゲート型ＦＥＴ ３、、、、、ドレーン電極 ５、、、、、ソース電極 ７、、、、利得制御回路 出願人　　　　テキサスインスツルメンツインコーポレ
イテッド 図面の？４’ａ＜内容に変更なし） 手続補正書（方式） ｌ　事件の表示 昭和６２年　特許願　第３２００５７号２　発明の名称 固定位相型利得制御回路 ３　補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国テキサス州、ダラス　ノ゛−ス
セントラル　エクスプレスウェイ　１３５００４代理人
〒ｔＳＯ

Claims (1)

1. 【特許請求の範囲】 （ａ）第１および第２のゲート電極とソース電極および
   ドレーン電極の一対を有するデュアルゲート型ＦＥＴと
   、 （ｂ）上記第１および第２のゲート電極に接続した利得
   制御回路とを有するとともに、 該利得制御回路が、 （ｃ）第１および第２の入力電圧と、 （ｄ）これら第１および第２の入力電圧に応答し、前記
   第１および第２のゲート電極に接続して前記第２のゲー
   ト電極の電圧の関数である前記第１のゲート電極に電圧
   を供給するとともに、前記第１および第２のゲート電極
   の間に接続した第１の抵抗および前記第１の入力電圧お
   よび前記第１のゲート電極の間に接続した第２の抵抗を
   有する利得制御回路手段とを有することを特徴とするデ
   ュアルゲート型ＦＥＴ用の固定位相型利得制御回路。