JPS63232552A - インターフエース手段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ハードウェア内部構造を全く変更することな
く、マイクロコードを少し変更するだけで、通信制御装
置のマイクロコード化された回線スキャナがその実速度
よりもはるかに大きい速度で使用できるようにする、送
信機構に関するものである。

Ｂ、従来技術およびその問題点 ＩＢＭ（登録商標）３７２５通信制御装置のマイクロコ
ード化された回線スキャナは、回線速度に応じて１本ま
たは数本の通信回線に接続することができる。現在は、
毎秒２５６キロビツトの最高速度で動作する１本の回線
のみを、そのような回線スキャナに接続することができ
る。したがって、非常に高速の通信回線をＩＢＭ３７２
５通信制御装置に接続するには、ＩＢＭテクニカル・デ
ィスクローシャープルチン第２６巻、第９号、１９８４
年２月、４８４７−４８４８ページに発表された論文に
記載されているような唯１本の高速回線に対処するため
に、新しい回線スキャナを設けるか、または複数の回線
スキャナを使用するか、いずれかが必要である。

第１の解決策は、多額の開発費をかけねば既に設置され
た通信制御装置を高速回線に接続することができず、第
２の解決策は、必要なハードウェアが多すぎる。

Ｃ０問題点を解決するための手段 本発明の１つの目的は、通信制御装置の既存の回線スキ
ャナに接続すると、制御装置からのビット拳ストリーム
を高速回線を介して送信することができる送信機構であ
る。

本発明のもう１つの目的は、インプリメンテーションの
際にスキャナのハードウェアおよびマイクロコードに関
するどのような知識も必要でないそのような送信機構で
ある。

本発明による送信機構は、少なくとも１台の回線アダプ
タに、バスを介して接続された中央制御装置を備える通
信制御装置で使用される。ここで、該回線アダプタは、
■よりも大きな速度で動作する通信回線にインターフェ
ース回線を介して接続することができない。本発明の機
構およびシステムを使うと、情報がフレームの形で、■
よりも大きな高速ＨＳで転送される１本の通信回線にア
ダプタを接続することができる。

送信機構は以下から成るニ ー以下から成るバス・インターフェース送信手段（第５
図）ニ ー中央制御装置からの送信動作を開始する手段（４０１
，４０２，４０４，４０６）、−高速回線を介して送信
するために中央制御装置から送られるフレーム・バイト
を、第１および第２の書込みポインタによって区切られ
た位置に記憶し、バイトが記憶された最後の位置のアド
レスを現在のポインタ・レジスタ手段（４１０）に記憶
する記憶手段（３００）、 一送信動作が開始されるときの現在のポインタ・レジス
タ手段（４１０）の内容に等しい第１のポインタ値を少
なくとも含む短いフレームが、そのバス・インターフェ
ースを介して回線スキャナに送信されるのをシミュレー
トする手段、 一送信動作が開始されるとき、高速回線を介して送られ
るフレーム・バイトのカウントを中央制御装置から受信
する手段（４１８）、 −以下から成る回線インターフェース送信手段（第４図
）ニ ースキャナの回線インターフェース（３）を介して送ら
れるシミュレートされた短いフレームに応答して、各フ
レームの始めにおいて、シミュレートされた短いフレー
ムの第１のポインタ値を、記憶手段のアドレスをその出
力バス上に供給する第１の読取りポインタ・レジスタ手
段（３２Ｂ）内にロードさせる送信手段、 一読取りポインタ・レジスタ手段の内容を増分させると
ともに、読取り制御信号を記憶手段に供給させて、読取
りポインタ拳レジスタ手段（３２８）によって規定され
るアドレスで、フレーム・バイトを、バイト・カウント
に達するまで記憶子゛段から高速で順次読み取り、それ
らを高速回線を介して直列に送信する手段（３０６，３
８０，３７０，３θ２．３６８．３５５．３５９）。

Ｄ、実施例 第１図に概略的に示すように、本発明による装置はハー
ドウェアの迂回ブースタ１であり、迂回ブースタ１は、
以下のようなその２つのインターフェースにより、通信
制御装置の既存の回線スキャナ２に接続されている。

一標準ＣＣＩＴＴ回線インターフェース３−システム・
パス・インターフェース４以下の説明では、通信制御装
置はＩＢＭ３７２５型であると仮定する。

迂回ブースタｌは、回線スキャナの最大動作速度Ｖより
も大きい速度ＨＳで、高速回線８との間で情報の送受信
を行なう。

本発明によれば、迂回ブースタのハードウェアは、スキ
ャナインターフェース回線３上で、速度Ｖでの短いフレ
ームの送信をシミュレートする。

これらの短いフレームは実際のフレームの挿入されたゼ
ロを有するヘッディング部分、すなわち、フラッグＦ１
アドレスＡ１制御Ｃおよび、ヘッダ・フィールドと多分
幾らかのデータを含むことができる短いデータ部分のみ
から成る。上記の短いフレームは通常の方法でスキャナ
により処理される。

ここで、ヘッダ・フィールドとは、データ部の先頭バイ
トのことをいう。

データ部分は、図面を参照しながら後で説明するように
、迂回ブースタのハードウェアにより別個に処理される
。

第２図は、５ＤＬＣまたはＨＤＬＣ型のフレームが線１
２上のＨＳクロックの制御下で高速回線６から受信でき
、また、シミュレートされた短いフレームが線θ上のＶ
クロックの制御下でインターフェース３を介してスキャ
ナに送信できるようにする、迂回ブースタの受信部分を
示す。

第３図は、完全な受信フレームがシステム・バス５（第
１図）を介して通信制御装置の中央制御装置に送信でき
るようにする、迂回ブースタの受信部分を示す。

第２Ａ図および第２Ｂ図に示すように、５ＤＬＣフレー
ムは速度ＨＳで高速回線６から受信される。５ＤＬＣフ
レームは線１２上に供給されるＨＳクロック信号の制御
下でシフト・レジスタ１０中で非直列化される。これら
の受信フレームは通常のフラッグＦ１アドレスＡ１制御
Ｃおよびデータ・バイトから成る。Ａ、Ｃフィールドお
よび幾つかのデータ・バイトを含むＸ個のビットから成
るフレームのヘッディング部分のみが先入れ先出しメモ
リＦＩＦＯ１４に記憶される。これらのＸビットは、５
ＤＬＣまたはＨＤＬＣプロトコルに従ってビット争スト
リームに挿入されるゼロを含み、ゼロを挿入されない整
数ＤＥＬ個の実バイトに対応する。このことを実行する
ときは、デシリアライザ（非直列化器）１０の内容がＡ
ＮＤゲート・アセンブリ１６を介してメモリ１４に記憶
される。ＡＮＤゲート・アセンブリ１６は、ＦＩＦＯロ
ーディング制御回路１８により線２０上に発から、一定
数ＤＥＬのバイトを受け取るまで、活動状態にある。。

回路１８は、ゼロ削除回路２２を含む。ゼロ削除回路２
２は、受信フレーム内の連続した５個の１の後にくるゼ
ロを除去して、５ＤＬＣまたはＨＤＬＣプロトコルに従
って実フレームを回復する。

回路２４は受信フレーム内の最初のノー・フラッグ拳バ
イトを検出し、このバイトの検出に応じて、その出力線
２５上の活動信号がラッチ２６をセットする。ラッチ２
６の出力信号はバイト・カウンタ２８をリセットし、バ
イトＯカウンタ２８は次に、受信フレームのバイトをフ
レームの始めにあるフラッグの終りからカウントし始め
る。レジスタ３０はＤＥＬ値を含む。比較器３２はカウ
ンタ２８の内容をＤＥＬ値と比較し、等しいときは、ラ
ッチ２６をリセットする活動信号をその出力線に供給す
る。したがって、ラッチ２６は、ＤＥＬ個のバイトに対
応するＸ個のフレーム・ビットをＦＩＦＯメモリ１４に
ロードするようにＡＮＤゲート・アセンブリ１６を条件
づける活動信号をその出力線２０上に供給する。ここで
、ＤＥＬは、ＦＩＦＯメモリ１４が少な（とも３バイト
（ゼロが挿入されていてもよい）を受け取ることができ
るならば、任意の数であってよい。

線２５上の信号はラッチ２７をセットし、ラッチ２７は
フレームの始めに活動信号を供給する。

フラッグ検出回路２９は受信フレーム内のフラッグを検
出し、フラッグを検出したとき、ラッチ２７をリセット
する活動出力信号を供給する。回路２９およびラッチ２
７からの出力信号はＡＮＤゲート３１に供給され、ＡＮ
Ｄゲート３１はフレームの終りにその出力線３３上に活
動信号を供給する。

回路２２でのゼロ削除後の受信フレームは線１２上のＨ
Ｓクロック信号の制御下で１６ビツトφデシリアライザ
３４に供給される。１６ビツト・デシリアライザ３４の
内容はＣＲＣ（巡回冗長コード）検査回路３６に供給さ
れ、回路３６は、受信されたＣＲＣの２バイトが正しい
か否かを検査する。

エラーが検出されたときは、活動信号が回路３６から発
生される。この信号はＡＮＤゲート３７に供給され、Ａ
ＮＤゲート３７はフレームの終りに線３３上の活動信号
によって条件づけられる。

ＡＮＤゲート３７の出力信号、すなわち、ＣＲＣ状況は
先入れ先出しＦＩＦＯメモリ３９にロードされる。

デシリアライザ３４の内容はマルチプレクサ回路４０に
供給される。マルチプレクサ回路４０はゲート装置４２
によって作動されて、デシリアライザ３４の右側部分お
よび左側部分で組み立てられたバイトを交互に迂回ブー
スタ（バイパス拳ブースタ、ＢＢ）φメモリ４４に記憶
する。ゲート装置４２は、ＨＳクロック信号と、受信フ
レームの始めに活動状態にある回路２４の出力端にある
線２５上の信号とから、回路４０に対してゲート信号を
発生する。回路２４によって最初の非（ノー）フラグが
検出されると線２５がアクティブになるが、その線２５
によって回路４０が制御される。

したがって、ＢＢメモリ４４にはフラグが含まれない。

フレームは、ポインタＰ１で示される第１の自由位置か
らメモリ４４に記憶される。最後のフレーム・バイトの
位置はポインタＰ２で示される。ポインタＰ１およびＰ
２の現在の値はそれぞれ書込みポインタ・レジスタ４６
および４８に記憶される。完全なフレームを受け取った
ときは、レジスタの内容が、ＣＲＣ状況に応じてＡＮＤ
ゲート４９を介して、ＦＩＦＯメモリ３９に記憶される
。

ＡＮＤゲート４９は、線３３上のフレーム終了信号によ
って条件づけられる。したがって、ＦＩＦＯメモリ３９
の各位置は、ポインタＰ１およびＰ２の値と順次受信さ
れた各フレームのＣＲＣ状況を含む。

迂回ブースタの機能の１つは、後で第３図に関して説明
するように、データ・バイトをメモリ４４からシステム
Φバスを介してＣＣＵに送ることである。

スキャナ２は、最初のＤＥＬバイトと、対応するデータ
・バイトがメモリ４４のどこに記憶されているかを示す
ポインタ値と、シミュレートされたＣＲＣバイトとから
成る、挿入されたゼロを有する再構成されたフレームを
、そのインターフェース３を介して受け取るだけである
。これら再構成されたフレームは、フェーズ発生回路５
２の制御下で動作するゲート回路５０によって発生され
る。

回路５２は出力線５４上にフェーズ１信号を供給する。

この信号は、活動状態のとき、ゲート入力回路５０の出
力端にあるインターフェース３上で、ＦＩＦＯメモリ１
４に記憶された各フレームのＸビットの送信を制御する
。回路５２は出力線５６上にフェーズ２信号を供給する
。この信号は、活動状態のとき、インターフェース３へ
の各フレームに関連するＰｌおよびＰ２値の送信を制御
する。

回路５２は出力線５８上にフェーズ３信号を供給する。

この信号は、活動状態のとき、インターフェース３への
各フレームに関連するＣＲＣバイトの送信を制御する。

回路５２は、活動状態のときインターフェース３へのフ
ラッグの送信を制御するフェーズ４信号を、出力線６０
上に供給する。

ＦＩＦＯメモリ１４およびＦＩＦＯメモリ３θが空でな
いときは、ＡＮＤゲート６３の出力端にある線６２上に
活動信号が発生され、回路５２内のラッチ６４をセット
し、したがって、活動状態のフェーズ１信号を発生する
。この信号が回路５０内のＡＮＤゲート６６に供給され
る。したがって、ＡＮＤゲート６８は、メモリ１４から
出力され、シリアライザ６８によって直列化されたバイ
トがＯＲゲート７０を介してゲート入力回路５０の出力
線３でスキャナインターフェースに供給されるように条
件づけられる。

回路５０の出力端にあるビットがゼロ削除回路７２に供
給される。回路７２は、連続する５個の１の後に（るゼ
ロを削除する。

回路７２は１のカウンタ７８を含む。カウンタ７６はイ
ンターフェース回線３上のビットをカウントし、それが
「５」に達したとき、出力線７８上に活動信号を供給す
る。線７８上の活動信号はＯＲ回路８０を介してカウン
タ７８をリセットする。カウンタ７６からの出力信号は
インバータ８２で反転される。インバータ８２の出力線
はＡＮＤゲート８４に接続されている。ＡＮＩ）ゲート
８４は線９からＶクロック信号を受け取り、その出力線
８６上へのＶクロック信号のゲーティングを行なう。こ
の信号は、ゼロが削除される期間中禁止される。− インターフェース回線３上のビット拳ストリームはイン
バータ８５で反転される。インバータ８５の出力線はＯ
Ｒ回路８０に接続され、線３上でゼロを受け取る度にカ
ウンタ７６をリセットする。

さらに、フェーズ４線６０がＯＲ回路８０′に接続され
、フラッグ送信期間中カウンタ７θをリセットする。

インターフェース回線３上のビット・ストリームおよび
線８６上のゲートを通ったクロック信号はＣＲＣ累算回
路８８に供給され、線８６上のクロック信号も回路５２
内のバイト・カウンタ９０に供給される。

バイト・カウンタ９０はＡＮＤゲート８４の出力端８６
でクロック・パルスをカウントし、したがって、実際の
受信バイトをカウントする。カウンタ９０の内容は比較
器９２により、レジスタ３０から供給されるＤＥＬ値と
比較され、等しいことが検出されたとき、比較器８２は
その出力線θ４上に活動信号を発生する。線９４上の活
動信号はラッチ９８をセットし、フェーズ２の開始を示
す。ラッチ８６の出力線５６上の信号はフェーズ２の持
続期間中活動状態にある。線５６上の活動信号はフェー
ズ１のラッチ６４をリセットする。

線８４上の出力信号はＯＲゲート９８を介してカウンタ
９０をリセットする。

線９４上の活動状態のフェーズ２開始信号はＡＮＤゲー
ト・アセンブリ１００を条件づけ、ＡＮＤゲート・アセ
ンブリ１００はそのとき、ＦＩＦＯメモリ３８から読み
取られたＰｌおよびＰ２ポインタ値をＯＲゲート１０４
を介して転送する。

レジスタ１０２の内容は線１０６上のＶクロック信号の
制御下でシフトされ、ゼロ挿入回路１０８に供給される
。

回路１０８の機能は、出力線１１０上にＰｌおよびＰ２
値を供給するため５個の１の後にＯを挿入することであ
り、必要なときにＯを挿入して、あたかもこれらの値を
線６から受け取ったかのようにインターフェース３を介
して送信できるようにする。

このことを行なうために、フェーズ２の終りに、回路７
２内の１のカウンタ７８の内容がＡＮＤゲート１１４を
介して１のカウンタ１１２にロードされる。ＡＮＤゲー
ト１１４は線９４上の活動信号により条件づけられ、フ
ェーズ１期間中にカウントされた１をフェーズ２期間中
に考慮できるようにする。

カウンタ１１２はＯＲゲート１２６の出力線上の信号を
介してリセットされる。この信号は、カウンタの内容が
「５」に達したとき、または、線１０３上でゼロを受け
取ったとき、またはフラッグ送信期間中、活動状態にあ
る。したがって、ＯＲゲート１２６の入力線は、線１０
３上のビット・ストリームを反転するインバータ１２４
の出力線、線６０および線１１６である。線１１６上の
カウンタ１１２からの出力信号はインバータ１１８に供
給される。したがって、カウンタ１１２の内容が５とは
異なるときは、ＡＮＤゲート１２０および１２２は条件
づけられ、線１０６上のゲートを経たＶクロック信号の
制御下でレジスタ１０２から出力されるビットが線１１
０上に供給される。

線１１６上の信号が活動状態であるときは、カウンタ１
１２はリセットされ、したがって、０が挿入される期間
中、Ｖクロック信号はＡＮＤゲート１２２を介して禁止
されるので、線１１０上のビット会ストリームに０が挿
入される。ＡＮＤゲート１２０の出力線１１０は、フェ
ーズ２の間にＯＲゲート１３０を介して条件づけられる
ＡＮＤゲート１２８の一方の入力端に接続されている。

ＡＮＤゲート１２８の出力線はＯＲゲート７０に接続さ
れ、ＯＲゲート７０は、挿入されたＯを有するＰｌおよ
びＰ２値をフェーズ２の間にその出力線３上に供給する
。

このフェーズ２の間に、ゼロ削除回路７２はその出力線
を介・してＣＲＣ累算回路８８にＰｌおよびＰ２値を供
給し、バイト・カウンタ９０は線８６上のクロック・パ
ルスのカウントを再開する。

ＯＲゲート１３６の出力端にある開始線１３４上の信号
が活動状態であるとき、カウンタ９０の内容が比較器１
３２に供給され、比較器１３２はカウンタの値を「２」
と比較する。等しいことが検出されたときは、比較器１
３２は、フェーズ３の始まりを示す活動状態の出力信号
を線１３８上に発生する。

この信号がＯＲゲート１３８の一方の入力端に供給され
、バイト・カウンタ９０をリセットさせる。この信号は
ラッチ１４０をセットし、したがって、ラッチ１４０は
そのフェーズ３出力線５８上に活動信号を供給する。活
動状態のフェーズ３信号はフェーズ２のラッチ８８をリ
セットする。

線１３８上のフェーズ３開始信号はＡＮＤゲートＯアセ
ンブリ１４２および１４４を条件づける。

線１４７上のＦＩＦＯメモリ３９から読み取られたフレ
ームに関連するＣＲＣ状況はインバータ１４６で反転さ
れる。したがって、ＣＲＣエラーが全く検出されないと
きは、ＡＮＤゲート・アセンブリ１４２は、ＣＲＣ累積
回路８８の内容をＯＲゲートＯアセンブリ１０４を介し
てレジスタ１０２内に転送するよう条件づけられる。Ｃ
ＲＣエラーが検出されたときは、ＡＮＤゲート・アセン
ブリ１４４は、ＣＲＣ累積回路８８の値をインバータ・
アセンブリ１４８に転送するよう条件づけられる。

したがって、反転されたＣＲＣ値がＯＲゲート１０４を
介してレジスタ１０２内に転送される。このことにより
、ＣＲＣエラーが回路３６によって検出された場合に正
しくないＣＲＣをシミエレートすることが可能になるの
で、スキャナは、受信された完全なフレームがエラー状
態にあることに気づく。

場合に応じて、レジスタ１０２内のＣＲＣ値または反転
されたＣＲＣ値が、フェーズ３の持続時間中に挿入され
た０と共に線１１０上に供給され、ＡＮＤゲート１２８
およびＯＲゲート７０を介してインターフェース３上に
供給される。

エラー・チェック処理を要約すると、次のようになる。

完全な受信フレームに対応するＣＲＣは、回路３６にて
チェックされる。一方、回路８８では、対応する類フレ
ームについてＣＲＣが生成される。回路３６によってエ
ラーが発見されたときは、短フレームについてのＣＲＣ
が反転される。

つます、短フレームのエラーＣＲＣをシミュレートする
。このようにして、完全なフレームの受信がエラーであ
ったことが反映される。

線５８上の活動状態のフェーズ３信号は回路５２内のＡ
ＮＤゲート１５０を条件づけ、したがって、ＡＮＤゲー
ト１５０は、比較器１３２がフェーズ３の間に「２」と
等しいことを検出したとき、その出力線１５２上に活動
信号を供給する。この信号はラッチ１５４をセットし、
ラッチ１５４はその出力線６０上に活動状態のフェーズ
４信号を供給する。この信号はフェーズ３のラッチ１４
０をリセットする。ラッチ１５４は線６２上のＦＩＦＯ
非満杯信号によりリセットされる。

フェーズ４の間、回路５０内のＡＮＤゲート１６０は条
件づけられ、シフト・レジスタ１６２内に記憶されたフ
ラッグ構成をＯＲゲート７０を介してインターフェース
３に供給する。

シミュレートされたフレームがインターフェース３を介
してスキャナ２に送られたとき、ＰＩＦ０メモリ１４お
よび３９が空でない、すなわち、新しいフレームを受け
取ったことが判明した場合は、ラッチ１５４はりセット
され、かつラッチ６４はセットされて新しいフェーズ１
を開始する。

ＦＩＦＯメモリ１４および３９が空であることが判明し
た場合は、ラッチ１５４はセットされたままであり、Ｆ
ＩＦＯメモリ１４および３９が空でないことが判明する
まで、フラッグがスキャナ２に送られる。

要するに、ゲート入力回路５０は、シミュレートされた
短いフレームのインターフェース線３を介するスキャナ
速度Ｖでの伝送を制御する。このことを実行するために
は、最初のノー・フラッグ・バイト（もし、あれば）が
検出されたとき、ＦＩＦＯローディング制御回路１８は
一定数ＤＥＬの　　、実バイト（すなわち、ＤＥＬ個の
実バイトに対応する、５ＤＬＣプロトコルに従うて挿入
されたゼロを含むＸ個のビット）をＦＩＦＯメモリ１４
に記憶させる。次に、ＦＩＦＯメモリが空でない、すな
わち少なくとも有意なフレームを１つ受け取りたことが
判明した場合は、ゲート回路５０はメモリの内容をイン
ターフェース３を介して送信させる（フェーズ１）。フ
ラッグを除く完全なフレームが、高速の回線速度ＨＳで
、メモリ４４の２つのポインタＰ１およびＰ２で仕切ら
れた記憶位置に記憶される。第２のフェーズであるフェ
ーズ２の間に、ゲート回路５０はこれらのポインタを、
挿入されたＯと共に、Ｘ個のフレームφビットの後でイ
ンターフェース３を介して送らせる。Ｘ個のビットと、
挿入された０を有するポインタとに対応する２つのＣＲ
Ｃバイトが回路７２および８８によって計算され、この
ように生成されたＣＲＣバイトまたは反転されたＣＲＣ
バイト（完全なフレーム内で回路３６によってＣＲＣエ
ラーが検出された場合）が第３のフェーズ（フェーズ３
）の間に回路５０によりインターフェース３を介して送
られる。次に、第４のフェーズが開始され、ＦＩＦＯメ
モリ１４が空でない場合は、ゲート回路５０はインター
フェース３を介してフラッグを送らせ、新しいフェーズ
１を開始させる。ＰＩＦ０メモリ１４が空である場合は
、ＦＩＦＯメモリが空でないことが判明するまで、フラ
ッグがゲーート回路５０によりインターフェース３を介
して連続的に送られる。

次に第３図を参照しながら、完全な受信フレームがどの
ようにしてＣＣＵシステム・バスを介して中央制御装置
に送られるかについて説明する。

シミュレートされた短いフレームは通常の方法でスキャ
ナ２によって処理される。

完全なフレームはサイクル・スティール・モードでＣＣ
Ｕメモリに送らなければならないものと仮定する。最初
に、受信コマンドを送る中央制御装置により、サイクル
・スティール開始プロトコル（サイクル・スティール要
求／サイクル・スティール許可）を介してサイクル拳ス
ティール動作が通常のように開始される。次に、スキャ
ナ２がサイクル・スティール制御ワードｃｓｃｗを送る
。これらの手順は通常通りであるので、詳細には説明し
ない。スキャナは、迂回ブースタのハードウェアを制御
する受信制御線２１５を活動化する。この線は、第３図
に示すように、ＡＮＤゲートに接続されている。

次に、バスの制御線上で通常の方法によるタグの交換が
開始される。ＣＣＵは線２００を介してＴＤタグを送る
。このタグはＡＮＤゲート２０２を介してスキャナ２に
供給される。ラッチ２０４がリセットされているので、
ＡＮＤゲート２０２はそのとき条件づけられる。この最
初のタグを受け取ると、スキャナはスキャナバス２０５
を介してポインタ値Ｐ°１を送る。ポインタ値Ｐ”１は
Ｐ１＋２に等しく、迂回ブースタ・メモリ４４内のデー
タ部分を指す。ここで、２バイトはフレームのヘッディ
ング部分Ａ１Ｇに対応する。次に、遅延の後１．スキヤ
ナはＶＨタグ（有効データ）を線２０７を介して送る。

インバータ２１１の出力線上の信号により、Ｖ）Ｉ　　
ＣＣＵ線２０８へのこのタグの転送がＡＮＤゲート２１
０を介して禁止される。次に、ＴＤタグは依然として活
動状態にあるので、スキャナは、メモリ４４内のデータ
部分の終りを指すポインタ値Ｐ　’　２＝Ｐ２−２をス
。

キャナバス２０５を介して送らせる。

スキャナに接続された通常のＴＤ線２０１およびＶＨ線
２０７はＡＮＤ’７’、−）２１８に接続１、ＡＮＤゲ
ート２１８の出力線はカウンタ２２０に接続されている
。カウンタ２２０は、ＴＤおよびＶＨが同時に活動状態
であることが判明した最初のときに、その出力線２２２
上に活動状態の出力信号を発生し、ＴＤおよびＶＨが同
時に活動状態であることが判明した２度目のときに、そ
の出力線２２４上に活動信号を発生する。

線２２２および２２４上の活動信号はＡＮＤゲート・ア
センブリ２２６および２２８を条件づけ、アセンブリ２
２６および２２８はスキャナバス２０６上のＰｖｌおよ
びＰ’２値をそれぞれ読取りポインタ拳レジスタ２３０
および２３２にロードさせる。

線２２４および２２２はＯＲ回路２１３に接続され、Ｏ
Ｒ回路２１３の出力はインバータ２１１を介して反転さ
れる。インバータ２１１の出力はＡＮＤゲー）２１０の
一方の入力端に供給される。

このため、ＰｏｌおよびＰ”２値がＣＣＵに送られるの
が妨げられる。何故ならば、その時点では、ＡＮＤゲー
トは条件づけられておらず、ＶＨタグが線２０８を介し
て送られないからである。

次に、ＡＮＤゲート２１０はもはや条件づけられていな
いので、ＣＣＵとスキャナの間でのＴＤおよびＶＨタグ
の通常の交換により、短いフレームの残りの部分Ａ１Ｇ
がスキャナバス２０５を介してＣＣＵに送られるととも
に、チェモノ終了ＥＯＣタグがスキャナのＥＯＣ線２１
４で活動化される。通常、この線はＣＣＵバスの一部で
ある。

しかし、本発明によれば、バスＥＯＣ線２１６は、後で
説明するように、完全なフレームの転送の終りに迂回ブ
ースタのハードウェアにより活動化される。

シミュレートされた短いフレームに含まれる情報の転送
の終りにスキャナ２によってＥＯＣ線２１４が活動化さ
れたとき、ラッチ２０４がセットされて、線２３４上に
活動信号を供給し、線２３６上に非活動信号を供給する
。したがって、ＡＮＤゲート２１０および２０２は禁止
され、もはやスキャナ２の間でＴＤおよびＶＨタグが交
換されない。その時点で、ＣＣＵと迂回ブースタのハー
ドウェアの間でタグが交換される。

ＡＮＤゲート２３８が条件づけされ、線２００からのＴ
Ｄタグがその出力端２４０に供給される。

したがって、ＡＮＤゲート２３８は次のＴＤタグのとき
活動信号を供給し、この信号はメモリ４４のアドレスＰ
’ｌを読み取らせ、レジスタ２３０の内容を増分させる
。メモリ４４から読み取られたデータ・バイトは、ＡＮ
Ｄゲートｏアセンブリ２４２を介してＣＣＵのデータ線
２０６に送られる。ＡＮＤゲート・アセンブリ２４２は
、線２００上のＴＤタグ、および線２３４上の活動出力
信号によって条件づけられる。ＴＤタグは遅延回路２４
４に供給され、遅延回路２４４は、ＡＮＤゲート２４６
を介してＶＨ線２０８に送られるＴＤ遅延パルスを発生
する。ＡＮＤゲート２４６は、データ転送の持続時間中
、インバータ２５０で反転された線２４８上のデータ転
送終了信号によって、また・ラッチ２０４の出力線２３
４上の信号によって条件づけられる。

このシミュレートされたＶＨタグを受け取ると、ＣＣＵ
は新しいＴＤタグを送り、メモリ４４内の次のデータ・
バイトがデータ線２０Ｂを介して送られる。

データ転送の終了は比較機構２５２により検出される。

比較機構２５２は、レジスタ２３０の内容がレジスタ２
３２内のＰ’２の値に等しくなるときを検出する。この
等しいことが検出されると、活動状態のデータ転送終了
信号が線２４８上に発生され、ＡＮＤゲート２５４に供
給される。ＡＮＤゲート２５４はデータ転送フェーズ中
、線２３４上の信号により条件づけられる。したがって
、ＡＮＤゲート２３４は線２４５からのＴＤ遅延信号を
ＥＯＣ線２１６上に供給し、この信号はデータ転送の終
了をＣＣＵに示す。

次に第４図を参照しながら、本発明による、迂回ブース
タ回線インターフェースの送信部分について説明する。

高速回線６を介して送信されるフレームは、後で第５図
に関して説明するように、システムｅバスを介して中央
制御装置ＣＣＵによりスキャナおよび迂回ブースタに送
られる。

後で第５図に関して説明するように、スキャナ２は各フ
レームごとにＰ１ポインタ値を受け取り、Ｐ１ポインタ
値は、フレームに割り当てられる送信迂回ブースタ・メ
モリ３００内の最初の記憶位置を示す。Ｐ２ポインタ値
は、後で説明するように、アドレスＰ１にある最初の記
憶位置に記憶される。スキャナ２は通常通りフレームの
ＡおよびＣフィールドを構成する。データ・バイトはメ
モリ２００に送られ、記憶位置Ｐ１＋１ないしＰ２に記
憶される。

図面では、分かり易くするため、受信迂回ブースタ４４
および送信迂回ブースタ・メモリ３００を別々に示して
いるが、それらは同じ記憶装置の一部であってもよい。

スキャナはその通常の動作方式で、そのインターフェー
ス回線３を介してＰｌ値を送り、次にＡおよびＣフィー
ルドを送る。

フラッグで区切られた、シミュレートされた短いフレー
ムはフラッグ検出回線３０２およびゼロ削除回路３０４
に供給される。シミユレートされたフレームは、回路３
０４でゼロを削除された後ノー・フラッグΦバイト・カ
ウンタ３０６に供給される。カウンタ３０Ｂは、フラッ
グの検出時に、フラッグ検出回路３０２の出力線３０８
上の活動信号によりリセットされる。

カウンタ３０６は第１バイトの終りで線３１１上に、第
２バイトの終りで線３１２上に、第３バイトの終りで線
３１３上に活動信号を発生する。

ゼロ削除後のインターフェース線３上のビット・ストリ
ームがシリアライザ／デシリアライザ３１６に供給され
る。シリアライザ／デシリアライザ３１ＢはＶクロック
速度で動作し、組み立てられた情報バイトをその出力バ
ス３１８上に供給する。

バス３１８はＡＮＤゲート・アセンブリ３２０．３２２
および３２４に接続される。これらのＡＮＤゲート壷ア
モアセンブリれぞれ線３１１．３１２および３１３上の
活動信号により条件づけられ、それぞれの出力バスを介
し−でＰ１値、ＡおよびＣフィールドを転送する。

したがって、線８１１上の信号が活動状態になるときは
、シリアライザ／デシリアライザ３１６に含まれるＰｌ
値はＡＮＤゲート３２０を介してＰ１読取りポインタ・
レジスタ３２６に供給されるとともに、ＯＲゲート３２
８を介して線３３０上に読取り制御信号が発生される。

メモリ３００内のアドレスＰ１にある記憶位置が読み取
られ、従って、Ｐ２値がメモリ出力バス３３２を介して
ＡＮＤゲート・アセンブリ３３４に供給される。

ＡＮＤゲート−アセンブリ３３４は線３１１上の信号に
よって条件づけられ、Ｐ２値はＡＮＤゲート３３４を介
してＰ２レジスタ３３６に転送される。

線３１２および３１３上の信号が活動状態のときは、線
３４０上のフラッグ終了信号によって条件づけられるＡ
ＮＤゲート３３８が、ＯＲゲート３４２の出力端にある
活動信号をラッチ３４４のセット入力端に供給する。し
たがって、ラッチ３４４は活動状態のバースト送信出力
信号を線３４６上に供給して、高速回線６を介するフィ
ールドＡおよびＣの送信を制御する。バースト送信信号
はＡＮＤゲート３４Ｂを条件づけ、ＡＮＤゲート３４６
は線１２上のＨＳクロックをシリアライザ／デシリアラ
イザ３４８に供給させる。ＡおよびＣフィールドはＡＮ
Ｄゲート・アセンブリ３２２および３２４を介してシリ
アライザ／デシリアライザ３１６からシリアライザ／デ
シリアライザ３４８に転送され、シリアライザ／デシリ
アライザ３４８からシフトされたビット拳ストリームは
、線３４５上のバースト送信信号によって条件づけられ
るＡＮＤゲート３５０の一方の入力端に供給される。し
たがって、ＡおよびＣフィールドを含むビット−ストリ
ームはＯＲゲート３５４を介してゼロ挿入回路３５２に
供給される。

その時点で、ＡＮＤゲート３５５は、一方の入力端が線
３４５に接続されたＯＲゲート３６６の出力信号によっ
て条件づけられ、挿入された０を有するＡおよびＣフィ
ールドから成るビット・ストリームはＯＲゲート３５９
を介して高速回線６上に供給される。

次に、スキャナ２によりフラッグがインターフェース線
３上に供給される。ＡＮＤゲート３５８に供給される線
３４５上のバースト送信信号および回路３０２の出力端
にある活動信号は、ラッチ３６０をセットし、ラッチ３
４４をリセットするため、ＡＮＤゲート３５８に活動信
号を供給させる。ラッチ３８０は、活動状態で、かつＡ
ＮＤゲート３６２およびＡＮＤゲート３６４を条件づけ
る信号をそのデータ送信出力線３６１上に供給する。し
たがって、ＡＮＤゲート３６２はＨＳクロック信号を線
１２からＯＲゲート３２８の一方。

の入力端に供給する。データ送信期間中、各ＨＳクロッ
ク・パルスごとに読取り制御信号がメモリ３００にて供
給され、レジスタ３２６の内容が増分される。高速回線
６を介して送信されるフレームに含まれるデータφバイ
トが順次読み取られ、シリアライザ／デシリアライザ３
６６に供給され、ＡＮＤゲート３６４に接続された線３
６８上にＨＳクロック速度で出力される。ＡＮＤゲート
３６４はＯＲゲート３５４を介してデータ・ビットをゼ
ロ挿入回路３５２に供給する。挿入された０を有するデ
ータ・バイトを含むビット・ストリームは、ＡＮＤゲー
ト３５５を介し、さらにＯＲゲート３５９を介して高速
回線６上に供給される。ＡＮＤゲート３５５は、ＯＲゲ
ート３５６の出力端にある活動信号によって条件づけら
れる。Ｐルジスタの内容が比較機構３７０によりＰ２値
と比較され、比較機構３７０は、等しいことが検出され
たとき、すなわち、データ送信期間の終りに、活動Ｉ態
にある信号をその出力線３７１上に発生する。この信号
はＣＲＣフェーズ開始信号であり、２つのＣＲＣバイト
を回線θ上に送らせる。

線３７１上のこの信号はラッチ３ＥＩＯをリセットする
ので、データ送信信号が非活動状態になる一方、この信
号はラッチ３７２をセットし、ラッチ３７２は線３７３
上に活動状態のＣＲＣフェーズ信号を供給する。

ＯＲゲート３５４の出力端にあるビット・ストリームは
ＣＲＣ累算回路３７４に供給され、ＣＲＣ累算回路３７
４はＣＲＣバイトを計算する。ＣＲＣバイトは、線３７
３上のＣＲＣフェーズ信号によって条件づけられるＡＮ
Ｄゲート３７６の一方の入力端に供給される。ＣＲＣバ
イトはゼロ挿入回路３５２に供給されて、ＡＮＤゲート
３６５およびＯＲゲート３５９を介して高速回線ｅ上に
送られる。ＡＮＤゲート３６５は、一方の入力端が線３
７３に接続されたＯＲゲート３５６の活動出力信号によ
って条件づけられる。

線３７１上のＣＲＣフェーズ開始信号はバイト・カラン
、り３７８をリセットし、バイト・カウンタ３７８は、
２バイトをカウントしたとき、その出力線３７９上に活
動信号を供給する。したがって、この信号はＣＲＣ送信
期間の終りに活動状態にあり、ラッチ３７２をリセット
させる。

バースト送信、データ送信およびＣＲＣフェーズ信号が
非活動状態にあるときは、ＯＲゲート３５６は非活動信
号を供給するので、ＡＮＤゲート３５５はもはや条件づ
けられない。そのとき、インバータ３８０の出力端で活
動信号が供給され、ＡＮＤゲート３８２を条件づけるの
で、フラッグ・ビットがレジスタ３８５からシフトされ
、高速回線６上に送られる。８個のフラッグ・ビットが
送られる度に、活動状態のフラッグ終了信号が線３４０
上に供給される。

この活動信号は、線３１１．３１２および３１３上の信
号が活動状態になったとき、ＡＮＤゲート３３８を条件
づけて、新しいフレームの送信を開始させる。

ラッチ３８４は線３６１上のデータ送信信号によってリ
セットされ、線３７９上のＣＲＣフェーズ・リセット信
号によってセットされる。ラッチ３８４の出力信号はＡ
ＮＤゲート３８６を条件づけるので、データ送信期間中
はＶり゛ロック信号がスキャナ２に供給されない。

次に第５図を参照しながら、本発明による、システム会
バス側にある迂回ブースタの送信部分について説明する
。

スキャナのマイクロコードによって送信コマンドが開始
されたとき、スキャナはサイクル・スティール動作を開
始し、サイクルΦスティール制御ワードｃｓｃｗを作成
する。ｃｓｃｗは、中央制御装置からスキャナに対して
データの転送が行なわれることを示す読取りコマンドを
含む。活動信号が線４０１上に供給され、第５図に示す
迂回ブースタの送信部分にある全てのＡＮＤゲートを条
件づける。

セット・モード中、バイト・カウントをＯに等しくして
スキャナが初期設定される。

サイクル・スティール動作を開始するときは、スキャナ
はサイクル・スティール要求をＣＣＵに送り、ＣＣＵは
線４０２上のサイクル・スティール許可信号により応答
すゐ。この信号はラッチ４０４をセットする。次に、中
央制御装置によって最初のＴＤタグが線２００上に送ら
れるとき、ＡＮＤゲート４０Ｂは活動ＴＤタグを供給し
、この活動ＴＤタグはＡＮＤゲート４０８を介してＴＤ
スキャナ線２０１に供給される。

そのとき、レジスタ４１０に含まれるメモリ３００の現
在の書込みポインタ値が、ＡＮＤゲート４０６からの活
動出力信号によって条件づけられる送信／受信回路ＴＲ
ＡＮＳ４１２を介してゲート入力されて、あたかも中央
制御装置から受け取ったかのようにスキャナに供給され
る。この現在値は、ＣＣＵから送られるフレームに対応
するＰ１ポインタに等しい。この値は、回路４０８の活
動出力信号によって条件づけられるＡＮＤゲート・アセ
ンブリ４１３を介してＰ１書込みポインタ番レジスタに
ロードされる。

ＡＮＤゲート４０６の出力端にある信号がインバータ４
１６を介して反転される。したがって、送信装置／受信
装置４１４は条件づけられず、システム・バス線２０ｅ
上のデータはスキャナに供給されない。中央制御装置は
、メモリ３００に送られるデータのバイト拳カウントを
送る。このカウントは、ＡＮＤゲート・アセンブリ４２
０を介してカウンタ４１８にロードされる。ＡＮＤゲー
ト・アセンブリ４２０は、ＡＮＤゲート４０８の出力端
にある活動信号によって条件づけられる。

送信装置／受信装置４１４は短いフレームの交換の持続
時間中は条件づけられず、したがって、タグがスキャナ
のタグ線に供給されないので、バス線２０６上のデータ
をスキャナは受け取らない。

ＡＮＤゲート４０６の出力端にある活動信号がＯＲゲー
ト４２２を介して遅延回路４２４に供給され、遅延回路
４２４は、現在のポインタ番レジスタ４１０を増分させ
るＴＤ遅延信号をその出力線４２６上に供給する。

線２００上のタグＴＤは回路４２６で遅延され、回路４
２６はその出力線上にＴＤ遅延タグを供給する。このタ
グはデータ転送中インバータ４４５の出力端にある活動
信号によって条件づけられるＡＮＤゲート４２８に供給
される。インバータ４４７は線４４４上のデータ転送終
了信号を反転する。

通常のように、スキャナ２は、インターフェース線３に
送られるＡおよびＣフィールドを作成する。スキャナは
１バイトのみを受け取るよう初期設定されるので、レジ
スタ４１０からＰｌを受け取ると、そのＥＯＣ（チェイ
ン終了）線２１４を活動化する。このためラッチ４０４
がリセットされ、送信装置／受信装置４１２はもはや条
件づけられない。スキャナのＥＯＣタグはＣＣＵに送ら
れず、ＣＣＵは、ＯＲ回路４３０からＶＨタグを受け取
ると、線２００上にＴＤタグを送り、バス線２０６上に
データ・バイトを送る。ＴＤタグはＡＮＤゲート拳アモ
アセンブリ４３２件づけ、ＡＮＤゲート・アセンブリ４
３２はＯＲゲート串アセンブリ４３６を介してデータ・
バイトをメモリ入力レジスタ４３４に転送する。

ＡＮＤゲート４０６の出力信号はインバータ４３６で反
転され、インバータ４３６はそのとき活動信号を供給す
るので、ＡＮＤゲート４３８は条件づけられ、回路４２
４およびＯＲ回路４４２を介してその出力線４４０上に
書込み制御信号を供給させる。

入力レジスタＯカウンタの内容が書き込まれるメモリ・
°アドレスが、インバータ４４６の活動出力信号によっ
て条件づけられるＡＮＤゲート４６４を介して、レジス
タ４１０からバス４４２上に供給される。インバータ′
４４６はデータ転送期間中活動信号を供給する。したが
って、回路４２４の出力端での各ＴＤ遅延パルスごとに
、書込み制御パルスが線４４０上に供給され、ポインタ
Φレジスタ４１０が増分され、メモリ・アドレスがバス
４４２上に供給される。したがって、各ＴＤごとに新し
いバイトがメモリ３００に書き込まれ、ＶＨタグがＯＲ
ゲート４３０を介して線２０８上に供給される。

メモリ３００内への各バイト転送ごとに、カウンタ４１
８は回路４２４の出力線４２５上の活動信号をよって１
ずつ減分される。カウンタ４１８の内容が比較機構４４
８によっ′て「ゼロ」と比較される。比較機構４４８は
、バイト・カウント分のフレームがメモリ３００に記憶
されたとき、その出力線４４４上に活動状態のデータ転
送終了信号を供給する。

線４４４上の信号は回路４５０により遅延され、遅延さ
れた信号はＡＮＤゲート４５２を条件づけ、ＡＮＤゲー
ト４５２はレジスタ４１１内のＰｌ値をＯＲゲート・ア
センブリ４４５を介してアドレス・バス４４２に転送す
る。そのときＰ２に等しいレジスタ４１０内の現在のポ
インタ値は、ＡＮＤゲート・アセンブリ４５４により、
ＯＲゲート拳アセンブリ４３６を介してメモリ入力レジ
スタ４３４に転送される。ＡＮＤゲート４５４は、線４
４４上の活動信号によって条件づけられる。した、パ− かって、Ｐ２値がアドレスＰ１に書き込まれる。

線４４４上の活動状態のデータ転送終了信号がＡＮＤゲ
ート４５６を条件づけ、ＡＮＤゲート４５８は線２１６
上に活動状態ＥＯＣタグを供給する。

Ｅ１発明の効果 本発明によれば、回線スキャナの動作速度がこれと接続
される高速回線の動作速度より遅い場合に、中央制御装
置から該回線スキャナとシステム・゛　バスを介して行
なう高速回線へのフレーム形式の情報の伝送を実現する
際に、回線スキャナ内部のハードウェア構成およびマイ
クロ争コードの複雑な変更が必要でないという優れた効
果が得られる。

また、本発明のインターフェース手段は、回線スキャナ
のハードウェア、およびマイクロ・コードに無関係に設
計することができる。

【図面の簡単な説明】

第１図は、スキャナインターフェースに関して迂回ブー
スタのハードウェアの全体的構成を示す概略構成図であ
る。 第２図は、第２Ａ図および第２Ｂ図をどう組み合せるべ
きかを示す説明図である。 第２Ａ図および第２Ｂ図は、迂回ブースタの回線インタ
ーフェースの受信部分を示す構成図である。 第３図は、迂回ブースタのシステム・バス・インターフ
ェースの受信部分を示す構成図である。 第４図は、第４Ａ図および第４Ｂ図をどう組み合わせる
べきかを示す説明図である。 第４Ａ図および第４Ｂ図は、本発明による迂回ブースタ
の回線インターフェースの送信部分を示す構成図である
。 第５図は、本発明による迂回ブースタのシテスム・バス
・インターフェースの送信部分を示す手諺成図である。 １・・・・迂回ブースタ、２・・・・回線スキャナ、３
・・・・インターフェース回線、４・・・・システム・
ノ（ス・インターフェース、６・・・・高速回線、１０
・・・・デシリアライザ、１４・・・・先入れ先出しメ
モ１）。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーシ１ン 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

1. 【特許請求の範囲】 中央制御装置に接続されたシステム・バスと高速回線と
   の間に回線スキャナを介在させてなり、該高速回線上を
   速度ＨＳでフレームの形をとって伝送させる情報を上記
   中央制御装置が送信する送信システムにおいて、上記回
   線スキャナの動作速度ｖが上記速度ＨＳよりも遅い場合
   に、インターフェース用バスを介して上記回線スキャナ
   を上記システム・バスに接続するとともに、インターフ
   ェース用回線を介して上記回線スキャナを上記高速回線
   に接続するためのインターフェース手段であって、 （ａ）（ａ１）上記中央制御装置からの送信動作を開始
   する手段と、 （ａ２）上記高速回線で伝送されるべく上記中央制御装
   置から送られるフレーム・バイトを記憶する記憶手段と
   、 （ａ３）上記記憶手段の中で最も新しくバイトが記憶さ
   れたアドレスの値を保持するレジスタ手段と、 （ａ４）送信動作開始時の上記レジスタ手段の内容に等
   しい第１のポインタ値を少なくとも含む短フレームがあ
   たかも上記インターフェース用バスを介して上記中央制
   御装置から上記回線スキャナへ送信されたかのようにシ
   ミュレートする手段と、（ａ５）上記高速回線で伝送さ
   れるべく上記中央制御装置から送られて上記記憶手段へ
   記憶されるフレーム・バイトのカウントを送信動作開始
   時に受け取り、該カウント分のフレーム・バイトが上記
   記憶手段へ記憶されるように制御する手段とを含む、上
   記システム・バスと上記回線スキャナをインターフェー
   スするための手段と、 （ｂ）（ｂ１）その出力内容が上記記憶手段のアドレス
   になる読出用ポインタ・レジスタ手段と、 （ｂ２）上記短フレームが上記インターフェース用回線
   を伝送されるのに応答して、上記第１のポインタ値を上
   記読出用ポインタ・レジスタ手段にロードする手段と、 （ｂ３）上記速度ＨＳで上記読出用ポインタ・レジスタ
   手段の内容を増分し、かつ読出制御信号を送って上記記
   憶手段の中の上記読出用ポインタ・レジスタ手段によっ
   て規定されるアドレスからフレーム・バイトを読み出す
   ことを、上記カウント分のフレーム・バイトが読み出さ
   れるまで繰り返すとともに、読み出されたフレーム・バ
   イトを直列化して上記高速回線へ送り出す手段と を含む、上記回線スキャナと上記高速回線をインターフ
   ェースするための手段と からなることを特徴とするインターフェース手段。