JPS63117536A - インターフェース手段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ハードウェア内部構造を全く変更することな
く、マイクロコードを少し変更するだけで、通信制御装
置のマイクロコード化された回線がその実速度よりもは
るかに大きい速度で使用できるようにする、受信機構に
関するものである。

Ｂ、従来技術およびその問題点 ＩＢＭ（登録商標’）３７２５通信制御装置のマイクロ
コード化された回線スキャナは、回線速度に応じて１本
または数本の通信回線に接続することができる。現在は
、毎秒２５６キロビツトの最高速度で動作する１本の回
線のみを、そのような回線スキャナに接続することがで
きる。したがって、非常に高速の通信回線をＩＢＭ３７
２５通信制御装置に接続するには、ＩＢＭテクニカル・
ディスクロージャ・プルテン第２６巻、第９号、１９８
４年２月、４６４７−４６４８ページに発表された論文
に記載されているような唯１本の高速回線に対処するた
めに、新しい回線スキャナを設けるか、または複数の回
線スキャナを使用するか、いずれかが必要である。

第１の解決策は、多額の開発費をかけねば既に設置され
た通信制御装置を高速回線に接続することができず、第
２の解決策は、必要なハードウェアが多すぎる。

Ｃ１問題点を解決するための手段 本発明の１つの目的は、通信制御装置の既存の回線スキ
ャナに接続すると、高速回線からのビット・ストリーム
を通信制御装置で受信することができる受信機構である
。

本発明のもう１つの目的は、インプリメンテーションの
際にスキャナのハードウェアおよびマイクロコードに関
するどのような知識も必要でないそのような受信機構で
ある。

本発明による受信機構は、少なくとも１台の回線アダプ
タに、バスを介して接続された中央制御装置を備える通
信制御装置で使用される。ここで、該回線アダプタは、
■よりも大きな速度で動作する通信回線にインターフェ
ース回線を介して接続することができない。本発明の機
構およびシステムを使うと、情報がフレームの形で、■
よりも大きな高速ＨＳで転送される１本の通信回線にア
ダプタを接続することができる。

受信機構は以下から成るニ ー以下から成る回線インターフェース手段（第２図）ニ 一回線速度ＨＳでフレームを受信する受信手段（２２，
３４，３６，４０）、 一受信手段から受け取ったフレーム・バイトを、第１お
よび第２の書込みレジスタ手段（４６，４８）に保管さ
れる第１および第２の吉込みポインタによって区切られ
たアドレスに記憶する記憶手段（４４）、 −高速回線上の受信フレームに応答して、−定数のフレ
ーム・バイトと、フレーム・バイトが記憶手段のどこに
記憶されているかを示す第１および第２の書込みポイン
タ値とから成る短いフレームを受信フレームから構成す
る手段、 −そのように構成されたフレームを、スキャナインター
フェース回線を介して、スキャナの速度Ｖでスキャナに
送る手段（１０２，５０，５２）、 一以下から成るバス・インターフェース受信手段（第３
図）： −中央制御装置からの受信コマンドに応答して、短く構
成されたフレームをスキャナから出力し、バスを介して
一定数のフレーム・バイトを中央処理装置に送る手段（
２０５，２１４，２０７，２０１）、 一スキャナから出力される短いフレームに含まれる書込
みポインタ値が中央制御装置に送られるのを妨げる手段
（２１０，２１１，２１３）、 一上記書込みポインタ値を第１および第２の読取りレジ
スタ手段（２３０，２３２）に送る手段（２１８，２２
０，２２８，２２８）、 一策１および第２の読取りポインタ・レジスタ手段の内
容により規定されるアドレスに入っている記憶手段の内
容を順次読み取り、一定数のバイトを超えるフレーム争
バイトを記憶手段から中央制御装置に送る手段（２０４
，２３８，２４２，２４６）。

Ｄ、実施例 第１図に概略的に示すように、本発明による装置はハー
ドウェアの迂回ブースタ１であり、迂回ブースタ１は、
以下のようなその２つのインターフェースにより、通信
制御装置の既存の回線スキャナ２に接続されている。

一標準ＣＣＩＴＴ回線インターフェース３−システム・
バス中インターフェース４以下の説明では、通信制御装
置はＩＢＭ３７２５型であると仮定する。

迂回ブースタ１は、回線スキャナの最大動作速度Ｖより
も大きい速度ＨＳで、高速回線６との間で情報の送受信
を行なう。

本発明によれば、迂回ブースタのハードウェアは、スキ
ャナインターフェース回線３上で、速度Ｖでの短いフレ
ームの受信をシミュレートする。

これらの短いフレームは実際のフレームの挿入されたゼ
ロを有するヘッディング部分、すなわち、フラッグＦ１
アドレスＡ１制御Ｃおよび、ヘッダ・フィールドと多分
幾らかのデータを含むことができる短いデータ部分のみ
から成る。上記の短いフレームは通常の方法でスキャナ
により処理される。

ここで、ヘッダ・フィールドとは、データ部の先頭バイ
トのことをいう。

データ部分は、図面を参照しながら後で説明するように
、迂回ブースタのハードウェアにより別個に処理される
。

第２図は、５ＤＬＣまたはＨＤＬＣ型のフレームが線１
２上のＨＳクロックの制御下で高速回線６から受信でき
、また、シミュレートされた短いフレームが線９上のＶ
クロックの制御下でインターフェース３を介してスキャ
ナに送信できるようにする、本発明による迂回ブースタ
の受信部分を示す。

第３図は、完全な受信フレームがシステム・バス５（第
１図）を介して通信制御装置の中央制御装置に送信でき
るようにする、本発明による迂回ブースタの受信部分を
示す。

第２Ａ図および第２Ｂ図に示すように、５ＤＬＣフレー
ムは速度ＨＳで高速回線６から受信される。５ＤＬＣフ
レームは線１２上に供給されるＨＳクロック信号の制御
下でシフト・レジスタ１０中で非直列化される。これら
の受信フレームは通常のフラッグＦ１アドレスＡ１制御
Ｃおよびデータ・バイトから成る。Ａ１Ｃフィールドお
よび幾つかのデータ・バイトを含むＸ個のビットから成
るフレームのヘッディング部分のみが先入れ先出しメモ
リＰＩＦＯ１４に記憶される。これらのＸビットは、５
ＤＬＣまたはＨＤＬＣプロトコルに従ってビット番スト
リームに挿入されるゼロを含み、ゼロを挿入されない整
数ＤＥＬ個の実バイトに対応する。このことを実行する
ときは、デシリアライザ（非直列化器）１０の内容がＡ
ＮＤゲート・アセンブリ１６を介してメモリ１４に記憶
される。ＡＮＤゲート・アセンブリ１６は、ＦＩＦＯロ
ーディング制御回路１８により線２０上に発から、一定
数ＤＥＬのバイトを受け取るまで、活動状態にある。

回路１８は、ゼロ削除回路２２を含む。ゼロ削除回路２
２は、受信フレーム内の連続した５個の１の後にくるゼ
ロを除去して、５ＤＬＣまたはＨＤＬＣプロトコルに従
って実フレームを回復する。

回路２４は受信フレーム内の最初のノー・フラッグΦバ
イトを検出し、このバイトの検出に応じて、その出力線
２５上の活動信号がラッチ２６をセットする。ラッチ２
６の出力信号はバイト・カウンタ２８をリセットし、バ
イト・カウンタ２８は次に、受信フレームのバイトをフ
レームの始めにあるフラッグの終りからカウントし始め
る。レジスタ３０はＤＥＬ値を含む。比較器３２はカウ
ンタ２８の内容をＤＥＬ値と比較し、等しいときは、ラ
ッチ２６をリセットする活動信号をその出力線に供給す
る。したがって、ラッチ２６は、ＤＥＬ個のバイトに対
応するＸ個のフレーム・ビットヲＦＩＦＯメモリ１４に
ロードするようにＡＮＤゲート・アセンブリ１６を条件
づける活動信号をその出力線２０上に供給する。ここで
、ＤＥＬは、ＦＩＦＯメモリ１４が少なくとも３バイト
（ゼロが挿入されていてもよい）を受け取ることができ
るならば、任意の数であってよい。

線２５上の信号はラッチ２７をセットし、ラッチ２７は
フレームの始めに活動信号を供給する。

フラッグ検出回路２９は受信フレーム内のフラッグを検
出し、フラッグを検出したとき、ラッチ２７をリセット
する活動出力信号を供給する。回路２９およびラッチ２
７からの出力信号はＡＮＤゲート３１に供給され、ＡＮ
Ｄゲート３１はフレームの終りにその出力線３３上に活
動信号を供給する。

回路２２でのゼロ削除後の受信フレームは線１２上のＨ
Ｓクロック信号の制御下で１６ビツトｅデシリアライザ
３４に供給される。１６ビツトφデシリアライザ３４の
内容はＣＲＣ（巡回冗長コード）検査回路３６に供給さ
れ、回路３６は、受信されたＣＲＣの２バイトが正しい
か否かを検査する。

エラーが検出されたときは、活動信号が回路３６から発
生される。この信号はＡＮＤゲート３７に供給され、Ａ
ＮＤゲート３７はフレームの終りに線３３上の活動信号
によって条件づけられる。

ＡＮＤゲート３７の出力信号、すなわち、ＣＲＣ状況は
先入れ先出しＦＩＦ○メモリ３９にロードされる。

デシリアライザ３４の内容はマルチプレクサ回路４０に
供給される。マルチプレクサ回路４０はゲート装置４２
によって作動されて、デシリアライザ３４の右側部分お
よび左側部分で組み立てられたバイトを交互に迂回ブー
スタ（バイパス・ブースタ、ＢＢ）・メモリ４４に記憶
する。ゲート装置４２は、ＨＳクロック信号と、受信フ
レームの始めに活動状態にある回路２４の出力端にある
線２５上の信号とから、回路４０に対してゲート信号を
発生する。回路２４によって最初の非（ノー）フラグが
検出されると線２５がアクティブになるが、その線２５
によって回路４０が制御される。

したがって、ＢＢメモリ４４にはフラグが含まれない。

フレームは、ポインタＰ１で示される第１の自由位置か
らメモリ４４に記憶される。最後のフレーム・バイトの
位置はポインタＰ２で示される。ポインタＰ１およびＰ
２の現在の値はそれぞれ書込みポインタ・レジスタ４６
および４８に記憶される。完全なフレームを受け取った
ときは、レジスタの内容が、ＣＲＣ状況に応じてＡＮＤ
ゲート４９を介して、ＦＩＦＯメモリ３９に記憶される
。

ＡＮＤゲート４９は、線３３上のフレーム終了信号によ
って条件づけられる。したがって、ＦＩＦＯメモリ３９
の各位置は、ポインタＰ１およヒＰ２の値と順次受信さ
れた各フレームのＣＲＣ状＆を含む。

迂回ブースタの機能の１つは、後で第３図に関して説明
するように、データ・バイトをメモリ４４からシステム
・バスを介してＣＣＵに送ることである。

スキャナ２は、最初のＤＥＬバイトと、対応するデータ
・バイトがメモリ４４のどこに記憶されているかを示す
ポインタ値と、シミュレートされたＣＲＣバイトとから
成る、挿入されたゼロを有する再構成されたフレームを
、そのインターフエース３を介して受け取るだけである
。これら再構成されたフレームは、フェーズ発生回路５
２の制御下で動作するゲート回路５０によって発生され
る。

回路５２は出力線５４上にフェーズ１信号を供給する。

この信号は、活動状態のとき、ゲート入力回路５０の出
力端にあるインターフェース３上で、ＰＩＦ’Ｏメモリ
１４に記憶された各フレームのＸビットの送信を制御す
る。回路５２は出力線５６上にフェーズ２信号を供給す
る。この信号は、活動状態のとき、インターフェース３
への各フレームに関連するＰｌおよびＰ２値の送信を制
御する。

回路５２は出力線５８上にフェーズ３信号を供給する。

この信号は、活動状態のとき、インターフェース３への
各フレームに関連するＣＲＣバイトの送信を制御する。

回路５２は、活動状態のときインターフェース３へのフ
ラッグの送信を制御するフェーズ４信号を、出力線６０
上に供給する。

ＦＩＦＯメモリ１４およびＦＩＦＯメモリ３９が空でな
いときは、ＡＮＤゲート６３の出力端にある線６２上に
活動信号が発生され、回路５２内のラッチ６４をセット
し、したがって、活動状態のフェーズ１信号を発生する
。この信号が回路５０内のＡＮＤゲート６６に供給され
る。したがって、ＡＮＤゲート６６は、メモリ１４から
出力され、シリアライザ６８によって直列化されたバイ
トがＯＲゲート７０を介してゲート入力回路５０の出力
線３でスキャナインターフェースに供給されるように条
件づけられる。

回路５０の出力端にあるビットがゼロ削除回路７２に供
給される。回路７２は、連続する５個の１の後にくるゼ
ロを削除する。

回路７２は１のカウンタ７６を含む。カウンタ７６はイ
ンターフェース回線３上のビットをカウントし、それが
「５」に達したとき、出力線７８上に活動信号を供給す
る。線７８上の活動信号はＯＲ回路８０を介してカウン
タ７６をリセットする。カウンタ７６からの出力信号は
インバータ８２で反転される。インバータ８２の出力線
はＡＮＤゲート８４に接続されている。ＡＮＤゲート８
４は線９からＶクロック信号を受け取り、その出力線８
６上へのＶクロック信号のゲーティングを行なう。この
信号は、ゼロが削除される期間中禁止される。

インターフェース回線３上のビット・ストリームはイン
バータ８５で反転される。インバータ８５の出力線はＯ
Ｒ回路８０に接続され、線３上でゼロを受け取る度にカ
ウンタ７６をリセットする。

さらに、フェーズ４線６０がＯＲ回路８０に接続され、
フラッグ送信期間中カウンタ７６をリセ・ソトする。

インターフェース回線３上のビット・ストリームおよび
線８６上のゲートを通ったクロック信号はＣＲＣ累算回
路８８に供給され、線８６上のクロック信号も回路Ｓ２
内のバイト争カウンタ９０に供給される。

バイト・カウンタ９０はＡＮＤゲート８４の出力端８６
でクロック９パルスをカウントし、したがって、実際の
受信バイトをカウントする。カウンタ９０の内容は比較
器９２により、レジスタ３０から供給されるＤＥＬ値と
比較され、等しいことが検出されたとき、比較器９２は
その出力線９４上に活動信号を発生する。線９４上の活
動信号はラッチ９６をセットし、フェーズ２の開始を示
す。ラッチ９６の出力線５６上の信号はフェーズ２の持
続期間中活動状態にある。線５６上の活動信号はフェー
ズ１のラッチ６４をリセットする。

線９４上の出力信号はＯＲゲート９８を介してカウンタ
９０をリセットする。

線９４上の活動状態のフェーズ２開始信号はＡＮＤゲー
ト・アセンブリ１００を条件づけ、ＡＮＤゲート・アセ
ンブリ１００はそのとき、ＦＩＦＯメモリ３９から読み
取られたＰｌおよびＰ２ポインタ値をＯＲゲート１０４
を介して転送する。

レジスタ１０２の内容は線１０８上のＶクロック信号の
制御下でシフトされ、ゼロ挿入回路１０８に供給される
。

回路１０８の機能は、出力線１１０上にＰｌおよびＰ２
値を供給するため５個の１の後にＯを挿入することであ
り、必要なときに０を挿入して、あたかもこれらの値を
線６から受け取ったかのようにインターフェース３を介
して送信できるようにする。

このことを行なうために、フェーズ２の終りに、回路７
２内の１のカウンタ７６の内容がＡＮＤゲート１１４を
介して１のカウンタ１１２にロードされる。ＡＮＤゲー
ト１１４は線９４上の活動信号により条件づけられ、フ
ェーズ１期間中にカウントされた１をフェーズ２期間中
に考慮できるようにする。

カウンタ１１２はＯＲゲート１２６の出力線上の信号を
介してリセットされる。この信号は、カウンタの内容が
「５」に達したとき、または、線１０３上でゼロを受け
取ったとき、またはフラッグ送信期間中、活動状態にあ
る。したがって、ＯＲゲート１２６の入力線は、線１０
３上のビットΦストリームを反転するインバータ１２４
の出力線、線６０および線１１６である。線１１６上の
カウンタ１１２からの出力信号はインバータ１１８に供
給される。したがって、カウンタ１１２の内容が５とは
異なるときは、ＡＮＤゲート１２０および１２２は条件
づけられ、線１０６上のゲートを経たＶクロック信号の
制御下でレジスタ１０２から出力されるビットが線１１
０上に供給される。

線１１６」二の信号が活動状態であるときは、カウンタ
１１２はリセットされ、従って、０が挿入される期間中
、Ｖクロック信号はＡＮＤゲート１２２を介して禁止さ
れるので、線１１０」二のビット・ストリームに０が挿
入される。ＡＮＤゲート１２０の出力線１１０は、フェ
ーズ２の間にＯＲゲート１３０を介して条件づけられる
ＡＮＤゲート１２８の一方の入力端に接続されている。

ＡＮＤゲート１２８の出力線はＯＲゲート７０に接続さ
れ、ＯＲゲート７０は、挿入されたＯを有するＰｌおよ
びＰ２値をフェーズ２の間にその出力線３上に供給する
。

このフェーズ２の間に、ゼロ削除回路７２はその出力線
を介してＣＲＣ累算回路８８にＰｌおよびＰ２値を供給
し、バイト・カウンタ９０は線８６上のクロック・パル
スのカウントを再開する。

ＯＲゲート１３６の出力端にある開始線１３４上の信号
が活動状態であるとき、カウンタ９０の内容が比較器１
３２に供給され、比較器１３２はカウンタの値を「２」
と比較する。等しいことが検出されたときは、比較器１
３２は、フェーズ３の始まりを示す活動状態の出力信号
を腺１３８上に発生する。

この信号がＯＲゲート１３６の一方の入力端に供給され
、バイト・カウンタ９０をリセットさせる。この信号は
ラッチ１４０をセットし、したがって、ラッチ１４０は
そのフェーズ３出力線５８上に活動信号を供給する。活
動状態のフェーズ３信号はフェーズ２のラッチ９６をリ
セットする。

線１３８上のフェーズ３開始信号はＡＮＤゲート・アセ
ンブリ１４２および１４４を条件づける。

線１４７上のＦＩＦＯメモリ３９から読み取られたフレ
ームに関連するＣＲＣ状況はインバータ１４６で反転さ
れる。したがって、ＣＲＣエラーが全く検出されないと
きは、ＡＮＤゲート・アセンブリ１４２は、ＣＲＣ累積
回路８８の内容をＯＲゲート・アセンブリ１０４を介し
てレジスタ１０２内に転送するよう条件づけられる。Ｃ
ＲＣエラーが検出されたときは、ＡＮＤゲート・アセン
ブリ１４４は、ＣＲＣ累積回路８８の値をインバータ壷
アセンブリ１４８に転送するよう条件づけられる。

したがって、反転されたＣＲＣ値がＯＲゲート１０４を
介してレジスタ１０２内に転送される。このことにより
、ＣＲＣエラーが回路３６によって検出された場合に正
しくないＣＲＣをシミュレートすることが可能になるの
で、スキャナは、受信された完全なフレームがエラー状
態にあることに気づく。

場合に応じて、レジスタ１０２内のＣＲＣ値または反転
されたＣＲＣ値が、フェーズ３の持続時間中に挿入され
たＯと共に線１１０上に供給され、ＡＮＤゲート１２８
およびＯＲアゲ−７０を介してインターフェース３上に
供給される。

エラー拳チェック処理を要約すると、次のようになる。

完全な受信フレームに対応するＣＲＣは、回路３６にて
チェックされる。一方、回路８８では、対応する類フレ
ームについてＣＲＣが生成される。回路３６によってエ
ラーが発見されたときは、短フレームについてのＣＲＣ
が反転される。

つマリ、短フレームのエラーＣＲＣをシミュレートする
。このようにして、完全なフレームの受信がエラーであ
ったことが反映される。

線５８上の活動状態のフェーズ３信号は回路５２内のＡ
ＮＤゲート１５０を条件づけ、したがって、ＡＮＤゲー
ト１５０は、比較器１３２がフェーズ３の間に「２」と
等しいことを検出したとき、その出力線１５２上に活動
信号を供給する。この信号はラッチ１５４をセットし、
ラッチ１５４はその出力線６０上に活動状態のフェーズ
４信号を供給する。この信号はフェーズ３のラッチ１４
０をリセットする。ラッチ１５４は線６２上のＦＩＦＯ
非満杯信号によりリセットされる。

フェーズ４の間、回路５０内のＡＮＤゲート１６０は条
件づけられ、ンフト・レジスタ１６２内に記憶されたフ
ラッグ構成をＯＲゲート７０を介してインターフェース
３に供給する。

シミュレートされたフレームがインターフェース３を介
してスキャナ２に送られたとき、Ｆ工ＦＯメモリ１４お
よび３９が空でない、すなわち、新しいフレームを受け
取ったことが判明した場合は、ラッチ１５４はリセット
され、かつラッチ６４はセットされて新しいフェーズ１
を開始する。

ＦＩＦＯメモリ１４および３９が空であることが判明し
た場合は、ラッチ１５４はセットされたままであり、Ｆ
ＩＦＯメモリ１４および３９が空でないことが判明する
まで、フラッグがスキャナ２に送られる。

要するに、ゲート入力回路５０は、シミュレートされた
短いフレームのインターフェース線３を介するスキャナ
速度Ｖでの伝送を制御する。このことを実行するために
は、最初のノー・フラッグ・バイト（もし、あれば）が
検出されたとき、ＦＩＦＯローディング制御回路１８は
一定数ＤＥＬの実バイト（すなわち、ＤＥＬ個の実バイ
トに対応する、５ＤＬＣプロトコルに従って挿入された
ゼロを含むＸ個のビット）をＦ’ＩＦＯメモリ１４に記
憶させる。次に、Ｆ工ＦＯメモリが空でない、すなわち
少なくとも有意なフレームを１つ受け取ったことが判明
した場合は、ゲート回路５０はメモリの内容をインター
フェース３を介して送信させる（フェーズ１）。フラッ
グを除く完全なフレームが、高速の回線速度Ｈ３で、メ
モリ４４の２つのポインタＰ１およびＰ２で仕切られた
記憶位置に記憶される。第２のフェーズであるフェーズ
２の間に、ゲート回路５０はこれらのポインタを、挿入
されたＯと共に、Ｘ個のフレーム・ビットの後でインタ
ーフェース３を介して送らせる。Ｘ個のビットと、挿入
された０を有するポインタとに対応する２つのＣＲＣバ
イトが回路７２および８８によって計算され、このよう
に生成されたＣＲＣバイトまたは反転されたＣＲＣバイ
ト（完全なフレーム内で回路３６によってＣＲＣエラー
が検出された場合）が第３のフェーズ（フェーズ３）の
間に回路５０によりインターフェース３を介して送られ
る。次に、第４のフェーズが開始され、ＦＩＦＯメモリ
１４が空でない場合は、ゲート回路５０はインターフェ
ース３を介してフラッグを送らせ、新しいフェーズ１を
開始させる。ＦＩＦＯメモリ１４が空である場合は、Ｆ
ＩＦＯメモリが空でないことが判明するまで、フラッグ
がゲート回路５０によりインターフェース３を介して連
続的に送られる。

次に第３図を参照しながら、本発明にしたがって、完全
な受信フレームがどのようにしてＣＣＵシステム会バス
を介して中央制御装置に送られるかについて説明する。

シミュレートされた短いフレームは通常の方法でスキャ
ナ２によって処理される。

完全なフレームはサイクル・スティール・モードでＣＣ
Ｕメモリに送らなければならないものと仮定する。最初
に、受信コマンドを送る中央制御袋ｅにより、サイクル
φスティール開始プロトコル（サイクル会スティール要
求／サイクル・スティール許可）を介してサイクル・ス
ティール動作が通常のように開始される。次に、スキャ
ナ２がサイクル・スティール制御ワードｃｓｃｗを送る
。これらの手順は通常通りであるので、詳細には説明し
ない。スキャナは、迂回ブースタのハードウェアを制御
する受信制御線２１５を活動化する。この線は、第３図
に示すように、ＡＮＤゲートに接続されている。

次に、バスの制御線上で通常の方法によるタグの交換が
開始される。ＣＣＵは線２００を介してＴＤタグを送る
。このタグはＡＮＤゲート２０２を介してスキャナ２に
供給される。ラッチ２０４がリセットされているので、
ＡＮＤゲート２０２はそのとき条件づけられる。この最
初のタグを受け取ると、スキャナはスキャナバス２０５
を介してポインタ値Ｐ゛１を送る。ポインタ値Ｐ“１は
Ｐ１＋２に等しく、迂回ブースタ・メモリ４４内のデー
タ部分を指す。ここで、２バイトはフレームのヘッディ
ング部分Ａ１Ｇに対応する。次に、遅延の後、スキャナ
はＶＨタグ（有効データ）を線２０７を介して送る。イ
ンバータ２１１の出力線上の信号により、ＶＨＣＣＵ線
２０８へのこのタグの転送がＡＮＤゲート２１０を介し
て禁止される。次に、ＴＤタグは依然として活動状態に
あるので、スキャナは、メモリ４４内のデータ部分の終
りを指すポインタ値Ｐ“２＝Ｐ２−２をスキャナバス２
０５を介して送らせる。

スキャナに接続された通常のＴＤ線２０１およびＶＨ線
２０７はＡＮＤゲート２１８に接続され、ＡＮＤゲート
２１８の出力線はカウンタ２２０に接続されている。カ
ウンタ２２０は、ＴＤおよびＶＨが同時に活動状態であ
ることが判明した最初のときに、その出力線２２２上に
活動状態の出力信号を発生し、ＴＤおよびＶＨが同時に
活動状態であることが判明した２度目のときに、その出
力線２２４上に活動信号を発生する。

線２２２および２２４上の活動信号はＡＮＤゲート・ア
センブリ２２６および２２８を条件づけ、アセンブリ２
２６および２２８はスキャナバス２０５上のＰ’ｌおよ
びＰ’２値をそれぞれ読取りポインタ・レジスタ２３０
および２３２にロードさせる。

線２２４および２２２はＯＲ回路２１３に接続され、Ｏ
Ｒ回路２１３の出力はインバータ２１１を介して反転さ
れる。インバータ２１１の出力はＡＮＤゲート２１０の
一方の入力端に供給される。

このため、Ｐ“１およびＰ“２値がＣＣＵに送られるの
が妨げられる。何故ならば、その時点では、ＡＮＤゲー
トは条件づけられておらず、ＶＨタグが線２０８を介し
て送られないからである。

次に、ＡＮＤゲート２１０はもはや条件づけられていな
いので、ＣＣＵとスキャナの間でのＴＤおよびＶＨタグ
の通常の交換により、短いフし・−ムの残りの部分Ａ、
Ｃがスキャナバス２０５を介してＣＣＵに送られるとと
もに、チェイン終了Ｅ○ＣタグがスキャナのＥＯＣ線２
１４で活動化される。通常、この線はＣＣＵバスの一部
である。

しかし、本発明によれば、バスＥＯＣ線２１６は、後で
説明するように、完全なフレームの転送の終りに迂回ブ
ースタのハードウェアにより活動化される。

シミュレートされた短いフレームに含まれる情報の転送
の終りにスキャナ２によってＥＯＣ線２１４が活動化さ
れたとき、ラッチ２０４がセットされて、線２３４上に
活動信号を供給し、線２３６上に非活動信号を供給する
。したがって、ＡＮＤゲート２１０および２０２は禁止
され、もはやスキャナ２０間でＴＤおよびＶＨタグが交
換されない。その時点で、ＣＣＵと迂回ブースタのハー
ドウェアの間でタグが交換される。

ＡＮＤゲート２３８が条件づけされ、線２００からのＴ
Ｄタグがその出力端２４０に供給される。

したがって、ＡＮＤゲート２３８は次のＴＤタグのとき
活動信号を供給し、この信号はメモリ４４のアドレスＰ
“１を読み取らせ、レジスタ２３０の内容を増分させる
。メモリ４４から読み取られたデータ・バイトは、ＡＮ
Ｄゲート・アセンブリ２４２を介してＣＣＵのデータ線
２０６に送られる。ＡＮＤゲート・アセンブリ２４２は
、線２００上のＴＤタグ、および線２３４上の活動出力
信号によって条件づけられる。ＴＤタグは遅延回路２４
４に供給され、遅延回路２４４は、ＡＮＤゲート２４６
を介してＶ）Ｉ線２０８に送られるＴＤａ延パルスを発
生する。ＡＮＤゲート２４６は、デー夕転送の持続時間
中、インバータ２５０で反転された線２４８　Ｊ：のデ
ータ転送終了信号によって、また、ラッチ２０４の出力
線２３４上の信号によって条件づけられる。

このシミュレートされたＶＨタグを受け取ると、ＣＣＵ
は新しいＴＤタグを送り、メモリ４４内の次のデータ・
バイトがデータ線２０６を介して送られる。

データ転送の終了は比較機構２５２により検出される。

比較機構２５２は、レジスタ２３０の内容がレジスタ２
３２内のＰ’２の値に等しくなるときを検出する。この
等しいことが検出されると、活動状態のデータ転送終了
信号が線２４８上に発生され、ＡＮＤゲート２５４に供
給される。ＡＮＤゲート２５４はデータ転送フエ・−ズ
中、線２３４上の信号により条件づけられる。したがっ
て、ＡＮＤゲート２３４は線２４５からのＴＤ遅延信号
をＥＯＣ線２１６上に供給し、この信号はデータ転送の
終了をＣＣＵに示す。

次に第４図を参照しながら、迂回ブースタ回線インター
フェースの送信部分について説明する。

高速回線６を介して送信されるフレームは、後ご第５図
に関して説明するように、システム・バスを介して中央
制御装置ＣＣＵによりスキャナおよび迂回ブースタに送
られる。

後で第５図に関して説明するように、スキャナ２は各フ
レームごとにＰ１ポインタ値を受け取り、Ｐ１ポインタ
値は、フレームに割り当てられる送信迂回ブースタ・メ
モリ３００内の最初の記憶位置を示す。Ｐ２ポインタ値
は、後で説明するように、アドレスＰ１にある最初の記
憶位置に記憶される。スキャナ２は通常通りフレームの
ＡおよびＣフィールドを構成する。データーバイトはメ
モリ２００に送られ、記憶位置Ｐ１＋１ないしＰ２に記
憶される。

図面では、分かり易くするため、受信迂回ブースタ４４
および送信迂回ブースタ・メモリ３００を別々に示して
いるが、それらは同じ記憶装置の一部であってもよい。

スキャナはその通常の動作方式で、そのインターフェー
ス回線３を介してＰｉ値を送り、次にＡおよびＣフィー
ルドを送る。

フラッグで区切られた、シミュレートされた短いフレー
ムはフラッグ検出回線３０２およびゼロ削除回路３０４
に供給される。シミュレートされたフレームは、回路３
０４でゼロを削除された後ノー・フラッグ・バイト舎カ
ウンタ３０６に供給される。カウンタ３０６は、フラッ
グの検出時に、フラッグ検出回路３０２の出力線３０８
上の活動信号によりリセットされる。

カウンタ３０６は第１バイトの終りで線３１１上に、第
２バイトの終りで線３１２上に、第３バイトの終りで線
３１３上に活動信号を発生する。

ゼロ削除後のインターフェース線３上のビット・ストリ
ームがシリアライザ／デシリアライザ３１６に供給され
る。シリアライザ／デシリアライザ３１６はＶクロック
速度で動作し、組み立てられた情報バイトをその出力バ
ス３１８上に供給する。

バス３１８はＡＮＤゲート・アセンブリ３２０１３２２
および３２４に接続される。これらのＡＮＤゲート・ア
センブリはそれぞれ線３１１．３１２および３１３上の
活動信号により条件づけられ、それぞれの出力バスを介
してＰ１値、ＡおよびＣフィールドを転送する。

したがって、線３１１上の信号が活動状態になるときは
、シリアライザ／デシリアライザ３１６に含まれるＰｌ
値はＡＮＤゲー）３２０を介してＰ１読取りポインタ・
レジスタ３２６に供給されるとともに、ＯＲゲート３２
８を介して線３３０上に読取り制御信号が発生される。

メモリ３００内のアドレスＰ１にある記憶位置が読み取
られ、したがって、Ｐ２値がメモリ出力バス３３２を介
してＡＮＤゲート・アセンブリ３３４に供給される。Ａ
ＮＤゲート・アセンブリ３３４は線３１１上の信号によ
って条件づけられ、Ｐ２値はＡＮＤゲート３３４を介し
てＰ２レジスタ３３６に転送される。

線３１２および３１３上の信号が活動状態のときは、線
３４０上のフラッグ終了信号によって条件づけられるＡ
ＮＤゲート３３８が、ＯＲゲート３４２の出力端にある
活動信号をラッチ３４４のセット入力端に供給する。し
たがって、ラッチ３４４は活動状態のバースト送信出力
信号を線３４５上に供給して、高速回線６を介するフィ
ールドＡおよびＣの送信を制御する。バースト送信信号
はＡＮＤゲート３４６を条件づけ、ＡＮＤゲート３４６
は線１２上のＨＳクロックをシリアライザ／デシリアラ
イザ３４８に供給させる。ＡおよびＣフィールドはＡＮ
Ｄゲート・アセンブリ３２２および３２４を介してシリ
アライザ／デシリアライザ３１６からシリアライザ／デ
シリアライザ３４８に転送され、シリアライザ／デシリ
アライザ３４８からシフトされたビット・ストリームは
、線３４５上のバースト送信信号によって条件づけられ
るＡＮＤゲート３５０の一方の入力端に供給される。し
たがって、ＡおよびＣフィールドを含むビット・ストリ
ームはＯＲゲート３５４を介してゼロ挿入回路３５２に
供給される。

その時点で、ＡＮＤゲート３５５は、一方の入力端が線
３４５に接続されたＯＲゲート３５６の出力信号によっ
て条件づけられ、挿入されたＯを有するＡおよびＣフィ
ールドから成るビット・ストリームはＯＲゲート３５９
を介して高速回線６上に供給される。

次に、スキャナ２によりフラッグがインターフェース線
３上に供給される。ＡＮＤゲート３５８に供給される線
３４５上のバースト送信信号および回路３０２の出力端
にある活動信号は、ラッチ３６０をセットし、ラッチ３
４４をリセットするため、ＡＮＤゲート３５８に活動信
号を供給させる。ラッチ３６０は、活動状態で、かつＡ
ＮＤゲート３６２およびＡＮＤゲート３６４を条件づけ
る信号をそのデータ送信出力線３６１上に供給する。し
たがって、ＡＮＤゲート３６２はＨＳクロック信号を線
１２からＯＲゲート３２８の一方の入力端に供給する。

データ送信期間中、各ＨＳクロック・パルスごとに読取
り制御信号がメモリ３００にて供給され、レジスタ３２
６の内容が増分される。高速回線６を介して送信される
フレームに含まれるデータ・バイトが順次読み取られ、
シリアライザ／デシリアライザ３６６に供給され、ＡＮ
Ｄゲート３６４に接続された線３６８上にＨＳクロック
速度で出力される。ＡＮＤゲート３６４はＯＲゲート３
５４を介してデータ・ビットをゼロ挿入回路３５２に供
給する。挿入されたＯを有するデータ・バイトを含むビ
ット・ストリームは、ＡＮＤゲート３５５を介し、さら
にＯＲゲート３５９を介して高速回線６上に供給される
。ＡＮＤゲート３５５は、ＯＲゲート３５６の出力端に
ある活動信号によって条件づけられる。Ｐルジスタの内
容が比較機構３７０によりＰ２値と比較され、比較機構
３７０は、等しいことが検出されたとき、すなわち、デ
ータ送信期間の終りに、活動状態にある信号をその出力
線３７１上に発生する。この信号はＣＲＣフェーズ開始
信号であり、２つのＣＲＣバイトを回線ｅ上に送らせる
。

線３７１上のこの信号はラッチ３６０をリセットするの
で、データ送信信号は非活動状態になる一方、この信号
はラッチ３７２をセットし、ラッチ３７２は線３７３上
に活動状態のＣＲＣフェーズ信号を供給する。

ＯＲゲート３５４の出力端にあるビット・ストリームは
ＣＲＣ累算回路３７４に供給され、ＣＲＣ累算回路３７
４はＣＲＣバイトを計算する。ＣＲＣバイトは、線３７
３上のＣＲＣフェーズ信号によって条件づけられるＡＮ
Ｄゲート３７６の一方の入力端に供給される。ＣＲＣバ
イトはゼロ挿入回路３５２に供給されて、ＡＮＤゲート
３５５およびＯＲゲート３５９を介して高速回線θ上に
送られる。ＡＮＤゲート３５５は、一方の入力端が線３
７３に接続されたＯＲゲート３５６の活動出力信号によ
って条件づけられる。

線３７１上のＣＲＣフェーズ開始信号はバイト・カウン
タ３７８をリセットし、バイト・カウンタ３７８は、２
バイトをカウントしたとき、その出力線３７９上に活動
信号を供給する。したがって、この信号はＣＲＣ送信期
間の終りに活動状態にあり、ラッチ３７２をリセットさ
せる。

バースト送信、データ送信およびＣＲＣフェーズ信号が
非活動状態にあるときは、ＯＲゲート３５６は非活動信
号を供給するので、ＡＮＤゲート３５５はもはや条件づ
けられない。そのとき、インバータ３８０の出力端で活
動信号が供給され、ＡＮＤゲート３８２を条件づけるの
で、フラッグ・ビットがレジスタ３８５からシフトされ
、高速回線θ上に送られる。８個のフラッグ・ビットが
送られる度に、活動状態のフラッグ終了信号が線３４０
」二に供給される。

この活動信号は、線３１１．３１２および３１３上の信
号が活動状態になったとき、ＡＮＤゲート３３８を条件
づけて、新しいフレームの送信を開始させる。

ラッチ３８４は線３６１上のデータ送信信号によってリ
セットされ、線３７９上のＣＲＣフェーズ・リセット信
号によってセットされる。ラッチ３８４の出力信号はＡ
ＮＤゲート３８６を条件づけるので、データ送信期間中
はＶクロック信号がスキャナ２に供給されない。

次に第５図を参照しながら、システム・バス側にある迂
回ブースタの送信部分について説明する。

スキャナのマイクロコードによって送信コマンドが開始
されたとき、スキャナはサイクル・スティール動作を開
始し、サイクル０ステイール制御ワードｃｓｃｗを作成
する。ｃｓｃｗは、中央制御装置からスキャナに対して
データの転送が行なわれることを示す読取りコマンドを
含む。活動信号が線４０１上に供給され、第５図に示す
迂回ブースタの送信部分にあるすべてのＡＮＤゲートを
条件づける。

セット会モード中、バイト・カウントを０に等しくして
スキャナが初期設定される。

サイクル・スティール動作を開始するときは、スキャナ
はサイクル・スティール要求をＣＣＵに送り、ＣＣＵは
線４０２上のサイクル・スティール許可信号により応答
する。この信号はラッチ４０４をセットする。次に、中
央制御装置によって最初のＴＤタグが線２００上に送ら
れるとき、ＡＮＤゲート４０６は活動ＴＤタグを供給し
、この活動ＴＤタグはＡＮＤゲート４０８を介してＴＤ
スキャナ線２０１に供給される。

そのとき、レジスタ４１０に含まれるメモリ３００の現
在の書込みポインタ値が、ＡＮＤゲート４０６からの活
動出力信号によって条件づけられる送信／受信回路ＴＲ
ＡＮＳ４１２を介してゲート入力されて、あたかも中央
制御装置から受け取ったかのようにスキャナに供給され
る。この現在値は、ＣＣＵから送られるフレームに対応
するＰ１ポインタに等しい。この値は、回路４０６の活
動出力信号によって条件づけられるＡＮＤゲート・アセ
ンブリ４１３を介してＰ１書込みポインタΦレジスタに
ロードされる。

ＡＮＤゲート４０６の出力端にある信号がインバータ４
１６を介して反転される。したがって、送信装置／受信
装置４１４は条件づけられず、システム・バス線２０６
上のデータはスキャナに供給されない。中央制御装置は
、メモリ３００に送られるデータのバイト・カウントを
送る。このカウントは、ＡＮＤゲート・アセンブリ４２
０を介してカウンタ４１８にロードされる。ＡＮＤゲー
ト・アセンブリ４２０は、ＡＮＤゲート４０６の出力端
にある活動信号によって条件づけられる。

送信装置／受信装置４１４は短いフレームの交換の持続
時間中は条件づけられず、したがって、タグがスキャナ
のタグ線に供給されないので、バス線２０θ上のデータ
をスキャナは受け取らない。

ＡＮＤゲート４０６の出力端にある活動信号がＯＲゲー
ト４２２を介して遅延回路４２４に供給され、遅延回路
４２４は、現在のポインタ・レジスタ４１０を増分させ
るＴＤ遅延信号をその出力線４２５上に供給する。

線２００上のタグＴＤは回路４２６で遅延され、回路４
２６はその出力線上にＴＤ遅延タグを供給する。このタ
グはデータ転送中インバータ４４５の出力端にある活動
信号によって条件づけられるＡＮＤゲート４２８に供給
される。インバータ４４７は線４４４上のデータ転送終
了信号を反転する。

通常のように、スキャナ２は、インターフェース線３に
送られるＡおよびＣフィールドを作成する。スキャナは
１バイトのみを受け取るよう初期設定されるので、レジ
スタ４１０からＰｌを受け取ると、そのＥＯＣ（チェイ
ン終了）線２１４を活動化する。このためラッチ４０４
がリセットされ、送信装置／受信装置４１２はもはや条
件づけられない。スキャナのＥＯＣタグはＣＣＵに送ら
れず、ＣＣＵは、ＯＲ回路４３０からＶＨタグを受け取
ると、線２００上にＴＤタグを送り、バス線２０ｅ上に
データ・バイト送る。ＴＤタグはＡＮＤゲート・アセン
ブリ４３２を条件づけ、ＡＮＤゲート・アセンブリ４３
２はＯＲゲート・アセンブリ４３６を介してデータ・バ
イトをメモリ入力レジスタ４３４に転送する。

ＡＮＤゲート４０６の出力信号はインバータ４３６で反
転され、インバータ４３６はそのとき活動信号を供給す
るので、ＡＮＤゲート４３８は条件づけられ、回路４２
４およびＯＲ回路４４２を介してその出力線４４０上に
書込み制御信号を供給させる。

入力レジスタ・カウンタの内容が書き込まれるメモリ・
アドレスが、インバータ４４６の活動出力信号によって
条件づけられるＡＮＤゲート４６４を介して、レジスタ
４１０からバス４４２上に供給される。インバータ４４
６はデータ転送期間中活動信号を供給する。したがって
、回路４２４の出力端での各ＴＤ遅延パルスごとに、書
込み制御パルスが線４４０上に供給され、ポインタ・レ
ジスタ４１０が増分され、メモリ・アドレスがバス４４
２上に供給される。したがって、各ＴＤごとに新しいバ
イトがメモリ３００に書き込まれ、ＶＨタグがＯＲゲー
ト４３０を介して線２０８上に供給される。

メモリ３００内への各バイト転送ごとに、カウンタ４１
８は回路４２４の出力線４２５上の活動信号によって１
ずつ減分される。カウンタ４１８の内容が比較機構４４
８によって「ゼロ」と比較される。比較機構４４８は、
バイト・カウント分のフレームがメモリ３００に記憶さ
れたとき、その出力線４４４上に活動状態のデータ転送
終了信号を供給する。

線４４４上の信号は回路４５０により遅延され、遅延さ
れた信号はＡＮＤゲート４５２を条件づけ、ＡＮＤゲー
ト４５２はレジスタ４１１内のＰｌ値をＯＲゲート・ア
センブリ４４５を介してアドレス・バス４４２に転送す
る。そのときＰ２に等しいレジスタ４１０内の現在のポ
インタ値は、ＡＮＤゲート・アセンブリ４５４により、
ＯＲゲート・アセンブリ４３６を介してメモリ入力レジ
スタ４３４に転送される。ＡＮＤゲート４５４は、線４
４４上の活動信号によって条件づけられる。したがって
、Ｐ２値がアドレスＰ１に書き込まれる。

線４４４上の活動状態のデータ転送終了信号がＡＮＤゲ
ート４５６を条件づけ、ＡＮＤゲート４５６は線２１６
上に活動状態のＥＯＣタグを供給する。

Ｅ３発明の効果 本発明によれば、回線スキャナの動作速度がこれと接続
される高速回線の動作速度より遅い場合に、高速回線か
ら該回線スキャナとシステム・バスを介して行なう中央
制御装置へのフレーム形式の情報の伝送を実現する際に
、回線スキャナ内部のハードウェア構成およびマイクロ
・コードの複雑な変更が必要でないという優れた効果が
得られる。

また、本発明のインターフェース手段は、回線スキャナ
のハードウェア、およびマイクロ・コードに無関係に設
計することができる。

【図面の簡単な説明】

第１図は、スキャナ・インターフェースに関して迂回ブ
ースタのハードウェアの全体的構成を示す概略＋１４成
図である。 第２図は、第２Ａ図および第２Ｂ図をどう組み合わせる
べきかを示す説明図である。 第２Ａ図および第２Ｂ図は、本発明による迂回ブースタ
の回線インターフェースの受信部分を示す構成図である
。 第３図は、本発明による迂回ブースタのンステム拳バス
拳インターフェースの受信部分を示す構成図である。 第４図は、第４Ａ図および第４Ｂ図をどう組み合わせる
べきかを示す説明図である。 第４Ａ図および第４Ｂ図は、迂回ブースタの回線インタ
ーフェースの送信部分を示す構成図である。 第５図は、迂回ブースタのシテスム・バス・インターフ
ェースの送信部分を示す構成図である。 １・・・・迂回ブースタ、２・・・・回線スキャナ、３
・・・・インターフェース回線、４・・・・システム・
バス０インターフエース、６・・・・高速回線、１０・
・・・デシリアライザ、１４・・・・先入れ先出しメモ
リ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

1. 【特許請求の範囲】 中央制御装置に接続されたシステム・バスと高速回線と
   の間に回線スキャナを介在させてなり、該高速回線上を
   速度ＨＳでフレームの形をとって伝送される情報を上記
   中央制御装置が受信する受信システムにおいて、上記回
   線スキャナの動作速度ｖが上記速度ＨＳよりも遅い場合
   に、インターフェース用バスを介して上記回線スキャナ
   を上記システム・バスに接続するとともに、インターフ
   ェース用回線を介して上記回線スキャナを上記高速回線
   に接続するためのインターフェース手段であって、 （ａ）（ａ１）上記速度ＨＳでフレームを受信する受信
   手段と、 （ａ２）第１および第２の書込用ポインタ・レジスタ手
   段にそれぞれ保管される第１および第２の書込用ポイン
   タ値によって区切られたアドレスに上記受信手段から受
   け取ったフレーム・バイトを記憶する記憶手段と、 （ａ３）上記高速回線からのフレームの受信に応答して
   、所定数のフレーム・バイトと該フレームが上記記憶手
   段に記憶されたアドレスを示す上記第１および第２の書
   込用ポインタ値とを含む短フレームを、受信したフレー
   ムから作成する手段と、（ａ４）上記短フレームを上記
   速度ｖで上記インターフェース用回線を介して上記回線
   スキャナに送る手段と を含む、上記高速回線と上記回線スキャナをインターフ
   ェースするための手段と、 （ｂ）（ｂ１）上記中央制御装置からの受信コマンドに
   応答して、上記短フレームを上記回線スキャナから出力
   し、上記短フレームのうちの上記所定数のフレーム・バ
   イトを上記中央制御装置に送る手段と、 （ｂ２）上記回線スキャナから出力される短フレームに
   含まれる第１および第２の書込用ポインタ値が上記中央
   制御装置へ送られるのを妨げる手段と、（ｂ３）上記第
   １および第２の書込用ポインタ値を第１および第２の読
   出し用ポインタ・レジスタ手段にそれぞれ送る手段と、 （ｂ４）上記第１および第２の読出し用ポインタ・レジ
   スタ手段により規定されるアドレスに記憶されている上
   記記憶手段の内容を順次読み取り、各フレームの上記所
   定数のバイト以外のフレーム・バイトを上記記憶手段か
   ら上記中央制御装置に送る手段と を含む、上記回線スキャナと上記システム・バスをイン
   ターフェースするための手段と からなることを特徴とするインターフェース手段。