JPS63226110A - Hysteresis inverter circuit - Google Patents
Hysteresis inverter circuitInfo
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- JPS63226110A JPS63226110A JP62060413A JP6041387A JPS63226110A JP S63226110 A JPS63226110 A JP S63226110A JP 62060413 A JP62060413 A JP 62060413A JP 6041387 A JP6041387 A JP 6041387A JP S63226110 A JPS63226110 A JP S63226110A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明はヒステリシスインバータ回路であって、第１．
第２の感熱回路を設けることにより温度に応じてスレッ
ショールドレベルを可変し、ヒステリシスインバータ回
路を適用した遅延回路の温度補償を行なう。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention is a hysteresis inverter circuit comprising:
By providing the second heat-sensitive circuit, the threshold level is varied depending on the temperature, and temperature compensation of the delay circuit to which the hysteresis inverter circuit is applied is performed.
（産業上の利用分野）
本発明はヒステリシスインバータ回路に関し、ヒステリ
シス特性を有するインバータ回路に関する。(Industrial Application Field) The present invention relates to a hysteresis inverter circuit, and more particularly, to an inverter circuit having hysteresis characteristics.
従来よりヒステリシス特性を有Ｊるヒステリシスインバ
ータ回路が遅延回路客に適用されている。Hysteresis inverter circuits having hysteresis characteristics have conventionally been applied to delay circuits.
上記の遅延回路は遅延時間が温度変動の影響を受けない
ことが弱望されている。It is strongly desired that the delay time of the above-mentioned delay circuit is not affected by temperature fluctuations.
第４図は従来のヒステリシスインバータ回路を適用した
遅延回路の一例の回路図を示１゜第４図中、端子１０に
入来する第５図（Ａ）に示す如き信号はインバータ１１
に供給される。インバータ１１はコンプリメンタリ−Ｍ
Ｏ８４に造であり、その浮遊容１３１ Ｃｓ及びインバ
ータ１１のインピーダンスによってインバータ１１の出
力信号は第５図（Ｂ）の如き波形どされてヒステリシス
インバータ回路１２に供給される。FIG. 4 shows a circuit diagram of an example of a delay circuit to which a conventional hysteresis inverter circuit is applied. In FIG. 4, a signal as shown in FIG.
supplied to Inverter 11 is complementary M
The output signal of the inverter 11 is shaped into a waveform as shown in FIG.
ヒステリシスインバータ回路１２は入力信号が立上がる
以前にはＮチャンネルＦＥＴ （電界効果トランジスタ
）Ｎ３が導通しているので、入力信号の電圧がＦＥＴＮ
２のスレッショールドレベルを越えるとＦＥＴＮ２が導
通し、ＦＥＴＮ２．Ｎ３のオン抵抗の化によってＦＥＴ
Ｎ１のソース電位が決定される。従って、バックゲート
バイアス効果により、ＦＥＴＮ１の見１１）＆ノドのス
レッショールドレベルが上がり、入力信号の電ローがＦ
ＥＴＮ１のスレッショールドレベルを越えたときＦ［Ｔ
ＮＩが導通する１、これによってヒステリシスインバー
タ回路１２のスレッショールドレベルＶＴ ＨＩはＦＥ
ＴＮ３がない場合のインバータのスレッショールドレベ
ルより見掛は上高くなる。In the hysteresis inverter circuit 12, the N-channel FET (field effect transistor) N3 is conductive before the input signal rises, so the voltage of the input signal is
When the threshold level of FETN2.2 is exceeded, FETN2 becomes conductive and FETN2. By increasing the on-resistance of N3, FET
The source potential of N1 is determined. Therefore, due to the back gate bias effect, the threshold level at the node 11) of FETN1 increases, and the low voltage of the input signal becomes FET N1.
When the threshold level of ETN1 is exceeded, F[T
NI becomes conductive, so that the threshold level VTHI of the hysteresis inverter circuit 12 becomes FE.
The apparent threshold level of the inverter is higher than that without TN3.
また、同様に入力信号が立上がる以前にはＰチャンネル
ＦＥＴＰ３が導通しているので基板バイアス効果が生じ
、ヒステリシスインバータ１２のスレッショールドレベ
ルＶＴＨ２はＦＥＴＰ３がない場合のインバータのスレ
ッショールドレベルより見掛は上低くなる。Similarly, before the input signal rises, the P-channel FETP3 is conductive, so a body bias effect occurs, and the threshold level VTH2 of the hysteresis inverter 12 is higher than the inverter threshold level without FETP3. The stake will be lower.
このようにヒスアリシスインバータ１２は第５図（Ｂ）
に示すスレッショールドレベルＶＴＩ」Ｉ。In this way, the hysteresis inverter 12 is constructed as shown in FIG. 5(B).
The threshold level shown in VTI'I.
Ｖ丁＋−１２を有しており、端子１３より第５図（Ｃ）
に示寸如く端子１０の入力信号に対して時刻τ１だけ遅
延された信号が出力される。It has V terminal +-12, and it is connected from terminal 13 as shown in Fig. 5 (C).
A signal delayed by time τ1 with respect to the input signal at terminal 10 is output as shown in FIG.
インバータ１１は温度に応じて動作速瓜が変化し、第５
図（Ａ）の入力信号に対して低温時に第５図（Ｂ）に示
す信号を出力するとしたとすると、高温時には第５図（
Ｄ）に示す信号を出力する。The operating speed of the inverter 11 changes depending on the temperature, and the fifth
If we output the signal shown in Fig. 5 (B) at low temperature in response to the input signal shown in Fig. 5 (A), then at high temperature the signal shown in Fig. 5 (
Output the signal shown in D).
従って、高温時の端子１３の出力信号は第５図（Ｅ）に
示す如く端子１０の入力信号に対して時−八 −
刻τ２だけ遅延され、低温時ど高温時で遅延時間が大き
く異なるという問題点があった。Therefore, the output signal of terminal 13 at high temperature is delayed by time -8 - time τ2 with respect to the input signal of terminal 10, as shown in Fig. 5(E), and the delay time differs greatly depending on whether the temperature is low or high. There was a problem.
本発明は上記の魚に鑑みてなされたものであり、温度変
化に応じてスレッシ」−ルドレベルを変化させ、遅延回
路の遅延時間の温度補償が可能なヒステリシスインバー
タ回路を提供することを目的とする。The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to provide a hysteresis inverter circuit that can change the threshold level according to temperature changes and compensate for the temperature of the delay time of the delay circuit. .
本発明のヒステリシスインバータ回路はゲートに入力信
号を供給されソースを第１の電源端子に接続された第１
のＰチャンネルＦＥＴ （ＰＩ ）と、ゲートに入力信
号を供給されソースを第１のＰチャンネルＦＥＴ （ｐ
ｌ＞のドレインに接続されドレインを出力端子に接続さ
れた第２のＰジャンネルＦＥＴ （Ｐ２）と、
ゲートに入力信号を供給されドレインを第２のＰヂ１７
ンネルＦＥＴ （Ｐ２）のドレインに接続された第１の
ＮチャンネルＦＦ、Ｔ（Ｎ１）と、ゲートに入力信号を
供給されソースを第２の電源端子に接続されドレインを
第１のＮチャンネルＦＥＴ（Ｎ１）のソースに接続され
た第２のＮチャンネルＦＥＴ（Ｎ２）と、
ゲートを第２のＰチャンネルＦＥＴ （Ｐ２）のドレイ
ンに接続されドレインを第１の電源端子に接続されソー
スを第１のＮチャンネルＦＥＴ（Ｎ１）のソースに接続
された第３のＮチャンネルＦＥＴ （Ｎ３）と、
ゲートを第２のＰヂ１１ンネルＦＥＴ （Ｐ２）のドレ
インに接続されドレインを第２の電源端子に接続されソ
ースを第１のＰチャンネルＦＥＴ（Ｐ１）のドレインに
接続された第３のＰチャンネルＦＥＴ（＋）３）と、
第３のＮチャンネルＦＥＴ （Ｎ３）のドレインと第１
の電源端子との間に温度上昇に対応して第３のＮチャン
ネルＦＥＴ （Ｎ３）のドレインの電位を低下させる第
１の感熱回路（１〕４．Ｒ＋）と、第３のＰ５ｖンネル
ＦＥＴ （Ｐ３）のドレインと第２の電源端子との間に
温度上昇に対応して第３のＰチャンネルＦＥＴ （Ｐ３
）のドレインの電位を上昇させる第２の感熱回路（Ｎ４
．Ｒ２）とを右する。The hysteresis inverter circuit of the present invention has a gate supplied with an input signal and a source connected to a first power supply terminal.
a P-channel FET (PI) whose gate is supplied with an input signal and whose source is a first P-channel FET (p
A second P-junnel FET (P2) whose gate is supplied with an input signal and whose drain is connected to the output terminal of the second P-Jannel FET (P2) whose gate is connected to the drain of
A first N-channel FF, T(N1), whose gate is supplied with an input signal, whose source is connected to a second power supply terminal, and whose drain is connected to the drain of a first N-channel FET (P2), is connected to the drain of the first N-channel FET (P2). A second N-channel FET (N2) whose gate is connected to the source of the second P-channel FET (P2) whose drain is connected to the first power supply terminal and whose source is connected to the first power supply terminal. A third N-channel FET (N3) is connected to the source of the N-channel FET (N1), and the gate is connected to the drain of the second PJ channel FET (P2), and the drain is connected to the second power supply terminal. A third P-channel FET (+)3) whose source is connected to the drain of the first P-channel FET (P1), and a third N-channel FET (N3) whose source is connected to the drain of the first
A first heat-sensitive circuit (1) 4.R+) that lowers the drain potential of the third N-channel FET (N3) in response to temperature rise, and a third P5v channel FET (N3) between the power supply terminal of the A third P-channel FET (P3) is connected between the drain of P3) and the second power supply terminal in response to the temperature rise.
) to increase the potential at the drain of the second thermal circuit (N4
．． R2).
本発明のヒステリシスインバータ回路においては、第１
の感熱回路（Ｐ４，Ｒ＋ ）によって第３のＮチャンネ
ルＦＥＴ （Ｎ３）のドレイン電位が温度上昇に従って
低下し、第１のＮチャンネルＦＥＴ（Ｎ１）のスレッシ
ョールドレベルが温度上昇に従って低下する。また第２
の感熱回路（Ｎ４゜Ｒ＋）によって第３のＰチャンネル
ＦＥＴ（Ｐ３）のドレイン電位が温度上昇に従って」−
４し、第２のＰチャンネルＦＥＴ （Ｐ２）のスレッシ
ョールドレベルが温度上昇に従って１臂する。これによ
って、温度上昇により遅延回路の立上がり及び立下がり
が遅くなってもヒステリシスインバータ回路の立上がり
、立下がりのタイミングが速くなり、遅延時間が温度変
化に対して大きく変化しないよう補償が行なわれる。In the hysteresis inverter circuit of the present invention, the first
The drain potential of the third N-channel FET (N3) decreases as the temperature increases, and the threshold level of the first N-channel FET (N1) decreases as the temperature increases due to the heat-sensitive circuit (P4, R+). Also the second
The drain potential of the third P-channel FET (P3) is changed by the thermal circuit (N4°R+) as the temperature rises.
4, and the threshold level of the second P-channel FET (P2) increases by one level as the temperature rises. As a result, even if the rise and fall of the delay circuit are delayed due to a rise in temperature, the timing of the rise and fall of the hysteresis inverter circuit is accelerated, and compensation is performed so that the delay time does not change significantly with respect to temperature changes.
第１図は本発明のヒステリシスインバータ回路を適用し
たＲ延回路の一実施例の回路図を示す。FIG. 1 shows a circuit diagram of an embodiment of an R extension circuit to which the hysteresis inverter circuit of the present invention is applied.
同図中、第４図と同一部分には同一符号を付す。In the figure, the same parts as in FIG. 4 are given the same reference numerals.
第１図において、ヒステリシスインバータ回路２０はＰ
チャンネルＦＥＴＰ１〜Ｐ４、ＮチャンネルＦＥＴＮ１
〜Ｎ４及び抵抗Ｒ＋ 、Ｒ２夫々より構成されている。In FIG. 1, the hysteresis inverter circuit 20 has P
Channel FETP1 to P4, N channel FETN1
~N4 and resistors R+ and R2, respectively.
ＦＥＴＰｌ、Ｒ２，Ｎ１．Ｎ２夫々のゲートはインバー
タ１１の出力端子に接続されている。ＦＥＴＰＩはソー
スを正の電源端子に接続されて電圧Ｖｃｃが供給され、
ドレインをＦＥＴＲ２゜Ｒ３夫々のソースに接続されて
いる。ＦＥＴＲ２のドレインはＦＥＴＮ１のドレインと
共通とされてＦＥＴＮ３．Ｒ３夫々のゲートに接続され
ると共に端子１３に接続されている。ＦＥＴＮ２はソー
スを負の電源端子に接続されて接地され、ドレインをＦ
ＥＴＮ１．Ｎ３夫々のソースに接続されている。FETP1, R2, N1. The gate of each N2 is connected to the output terminal of the inverter 11. FETPI has its source connected to the positive power supply terminal and is supplied with voltage Vcc,
The drain is connected to the source of each FETR2°R3. The drain of FETR2 is shared with the drain of FETN1, and FETN3. It is connected to each gate of R3 and to the terminal 13. FETN2 has its source connected to the negative power supply terminal and grounded, and its drain connected to F
ETN1. Connected to each source of N3.
ＦＥＴＲ３のドレインはＦＥＴＮ４のドレインに接続さ
れている。ＦＥＴＮ４はゲートを正の電源端子に接続さ
れて電圧Ｖｃｃを供給され、ソースを負の電源端子に接
続されて接地され、ドレインを抵抗Ｒ２を介して正の電
源端子に接続されて電圧Ｖｃｃを供給される。The drain of FETR3 is connected to the drain of FETN4. FETN4 has its gate connected to the positive power supply terminal and supplied with voltage Vcc, its source connected to the negative power supply terminal and grounded, and its drain connected to the positive power supply terminal via resistor R2 and supplied with voltage Vcc. be done.
ＦＥＴＮ３のドレインはＦＥＴＲ４のドレインに接続さ
れている。Ｆ Ｅ Ｔ Ｐ ４はゲートを負の電源端子
に接続されて接地され、ソースを正の電源端子に接続さ
れて電圧Ｖｃｃを供給され、ドレインを抵抗Ｒ１を介し
て負の電源端子に接続されて接地されている。The drain of FETN3 is connected to the drain of FETR4. FETP4 has a gate connected to a negative power supply terminal and grounded, a source connected to a positive power supply terminal and supplied with voltage Vcc, and a drain connected to the negative power supply terminal via a resistor R1. Grounded.
ここで、ＦＥＴＲ４は常時導通して、ＦＥＴＲ４のオン
抵抗と抵抗Ｒ１との分圧比に応じた電圧がＦＥＴＮ３の
ドレインに常時印加され、同様にＦＥＴＮ４のオン抵抗
と抵抗Ｒ２との分圧比に応じた電圧がＦＦＴＲ４のドレ
インに常時印加されている。Here, FETR4 is always conductive, and a voltage corresponding to the voltage division ratio between the on-resistance of FETR4 and resistor R1 is always applied to the drain of FETN3. A voltage is constantly applied to the drain of FFTR4.
端子１０に第２図（Δ）に示づ信号が入来して低温時に
第２図（Ｂ）に示Ｊ如ぎ波形で、高温時に第２図（Ｄ）
に示す如き波形の信号がインバー夕回路１１より出力さ
れる。When the signal shown in Figure 2 (Δ) is input to the terminal 10, the waveform is as shown in Figure 2 (B) when the temperature is low, and as shown in Figure 2 (D) when the temperature is high.
A signal having a waveform as shown in FIG. 1 is output from the inverter circuit 11.
入力信号が立上がる際にＦＥＴＮ２が導通したときのＦ
ＦＴＮＩのソース電位について考えると、低温時にはＦ
ＥＴＰ４のオン抵抗が小ざくなるため上記ＦＥＴＮＩの
ソース電位が高く、高温時にはＦＥＴＰ４のオン抵抗が
大きくなるためＦ Ｅ ＴＮｌのソース電位が低くなる
。このため、低温時の入力信号立上がり時のヒステリシ
スインバータのスレッシ」−ルドレベルＶＴＨ３は第２
図（Ｂ）に示す如く高く、低ｍＭのスレッショールドレ
ベルＶＴＩ−１５は第２図（Ｄ）に示す如くスレッショ
ールドレベル
同様に、入力信号が立下がる際のＦＥＴＰＩが導通した
ときのＦＥＴＰ２のソース電位は低温時にはＦＥＴＮ４
のオン抵抗が小さくなるため低く、高温時にはＦ Ｅ
Ｔ Ｎ ４のオン抵抗が大ぎくなるためＦＥＴＰ２のソ
ース電位が高くなる。このため、低温時の入力信号立下
がり時のヒステリシスインバータのスレッショールドレ
ベルＶＴＩ−（４（ＶＴ Ｈ４ ＜ＶＴ ｌ−１ ３
） ハ第２図（Ｂ）に示す如く低く、低温時のスレッシ
ョールドレベルＶＴ ｌ−１６ （ＶＴ Ｈ６ ＜Ｖ
Ｔ Ｎ５ ） ハ第２図（Ｄ）に示す如くスレッショー
ルドレベルＶＴＩ−１４より高くなる。F when FETN2 conducts when the input signal rises
Considering the source potential of FTNI, at low temperature F
Since the on-resistance of ETP4 becomes small, the source potential of the FETNI is high, and at high temperatures, the on-resistance of FETP4 becomes large, so the source potential of F E TN1 becomes low. Therefore, the threshold level VTH3 of the hysteresis inverter at the rise of the input signal at low temperature is the second level.
As shown in Figure (B), the high and low mM threshold level VTI-15 is similar to the threshold level as shown in Figure 2 (D), when FETPI is conductive when the input signal falls. The source potential of FETN4 is low at low temperature.
Since the on-resistance of F E becomes small, it is low at high temperatures.
Since the on-resistance of T N 4 becomes large, the source potential of FETP2 becomes high. Therefore, the threshold level of the hysteresis inverter when the input signal falls at low temperature VTI-(4(VT H4 < VT l-1 3
) As shown in Figure 2 (B), the threshold level at low temperature VT l-16 (VT H6 <V
TN5) becomes higher than the threshold level VTI-14 as shown in FIG. 2(D).
このため、低温部には第２図（Ｃ）に示す如く端子１０
の入力信号に対して時間τ３だけ遅延された信号が端子
１３より出力され、高温時には端子１０の入力信号に対
して第２図（Ｅ）示す如く時間τ４だけ遅延された信号
が端子１３より出力される。上記時間τ３とτ４との差
は従来回路におけるτ１とτ２との差より小さくなり、
渇痕変仙による遅延時間の変化が小さくなる。Therefore, the low temperature part has a terminal 10 as shown in FIG. 2(C).
A signal delayed by time τ3 with respect to the input signal of terminal 10 is output from terminal 13, and at high temperature, a signal delayed by time τ4 with respect to the input signal of terminal 10 is outputted from terminal 13 as shown in FIG. 2(E). be done. The difference between the times τ3 and τ4 is smaller than the difference between τ1 and τ2 in the conventional circuit,
Changes in delay time due to dry spells are reduced.
ところで、第３図に示す変形例の如く、ＦＥＴＰ４の代
りにゲートに電源電圧Ｖｃｃを供給されたＮチャンネル
ＦＦＴＮ５を使用し、ＦＥＴＮ４の代りにゲー］・を接
地されたＰチャンネルＦＥＴＰ５を使用しても良い。た
だ、この場合はＦＥＴＮ５．Ｐ５夫々で基板バイアス効
果が発生するため、Ｆ Ｅ １’ Ｎ ５のオン抵抗と
抵抗Ｒ１との分ロー比設定、及びＦ Ｅ −ｒ Ｐ ５
のオン抵抗と抵抗Ｒ２との分圧比設定が第１図示の回路
に比して多少難かしくなるが、遅延時間の温度補償を行
なうという点ではまったく同一である。By the way, as in the modification shown in FIG. 3, an N-channel FFTN5 whose gate is supplied with the power supply voltage Vcc is used instead of FETP4, and a P-channel FFTN5 whose gate is grounded is used instead of FETP4. Also good. However, in this case, FETN5. Since a substrate bias effect occurs in each P5, the low ratio setting of the on-resistance of F E 1' N 5 and the resistor R1, and the setting of the low ratio of F E -r P 5
Although setting the voltage dividing ratio between the on-resistance of R2 and the resistor R2 is somewhat more difficult than that of the circuit shown in FIG. 1, the circuit is exactly the same in that it performs temperature compensation for the delay time.
一ト述の如く、本発明のヒステリシスインバータ回路に
よれば、入力信号の立下かり時のスレッショールドレベ
ルが温度上昇に従って低トシ、入力信号の立下がり時の
スレッショールドレベルが温度上昇に従って上昇し、遅
延回路に適用して、この遅延回路の「延時間の温度変化
を補償して小さくでき、実用上きわめて有用である。As mentioned above, according to the hysteresis inverter circuit of the present invention, the threshold level at the falling edge of the input signal decreases as the temperature rises, and the threshold level at the falling edge of the input signal decreases as the temperature rises. When applied to a delay circuit, it is possible to compensate for and reduce the temperature change during delay time of the delay circuit, which is extremely useful in practice.
第１図，第３図夫々は本発明のヒステリシスインバータ
回路を適用した遅延回路の各実施例の回路図、
第２図は第１図示の回路の信号タイムヂャート、第４図
は従来回路を適用した罪延回路の一例の回路図、
第５図は第４図示の回路の信号タイムブヤート− １
２ ＝
である。
第１図〜第３図において、
１１はインバータ、
２０はヒステリシスインバータ回路、
Ｎ１〜Ｎ５はＮチャンネルＦＥＴ。
Ｐ１〜Ｐ５はＰチャンネルＦＥＴ。
Ｒ＋ 、Ｒ２は抵抗である。
− １／Ｉ −
第曾図
嘴５Ｉし４示Ｑ回蓋ミの・ヤＳ号タイム手ヤード第３図Figures 1 and 3 are circuit diagrams of each embodiment of a delay circuit to which the hysteresis inverter circuit of the present invention is applied, Figure 2 is a signal time diagram of the circuit shown in Figure 1, and Figure 4 is a diagram of a conventional circuit to which the circuit is applied. A circuit diagram of an example of a sinful circuit, Fig. 5 shows the signal time chart of the circuit shown in Fig. 4.
2 = . 1 to 3, 11 is an inverter, 20 is a hysteresis inverter circuit, and N1 to N5 are N-channel FETs. P1 to P5 are P channel FETs. R+ and R2 are resistors. - 1/I - Figure 3 of the 5th I and 4th Q times cover of YaS time yard
Claims (1)
接続された第１のＰチャンネルＦＥＴ（Ｐ１）と、 ゲートに該入力信号を供給されソースを該第１のＰチャ
ンネルＦＥＴ（Ｐ１）のドレインに接続されドレインを
出力端子に接続された第２のＰチャンネルＦＥＴ（Ｐ２
）と、 ゲートに該入力信号を供給されドレインを該第２のＰチ
ャンネルＦＥＴ（Ｐ２）のドレインに接続された第１の
ＮチャンネルＦＥＴ（Ｎ１）と、ゲートに該入力信号を
供給されソースを第２の電源端子に接続されドレインを
該第１のＮチャンネルＦＥＴ（Ｎ１）のソースに接続さ
れた第２のＮチャンネルＦＦＴ（Ｎ２）と、 ゲートを該第２のＰチャンネルＦＥＴ（Ｐ２）のドレイ
ンに接続されドレインを第１の電源端子に接続されソー
スを該第１のＮチャンネルＦＥ丁（Ｎ１）のソースに接
続された第３のＮチャンネルＦＥＴ（Ｎ３）と、 ゲートを該第２のＰチャンネルＦＥＴ（Ｐ２）のドレイ
ンに接続されドレインを第２の電源端子に接続されソー
スを該第１のＰチャンネルＦＥＴ（Ｐ１）のドレインに
接続された第３のＰチャンネルＦＥＴ（Ｐ３）と、 該第３のＮチャンネルＦＥＴ（Ｎ３）のドレインと第１
の電源端子との間に温度上昇に対応して該第３のＮチャ
ンネルＦＥＴ（Ｎ３）のドレインの電位を低下させる第
１の感熱回路（Ｐ４、Ｒ１）と、 該第３のＰチャンネルＦＥＴ（Ｐ３）のドレインと第２
の電源端子との間に温度上昇に対応して該第３のＰチャ
ンネルＦＥＴ（Ｐ３）のドレインの電位を上昇させる第
２の感熱回路（Ｎ４、Ｒ２）とを有することを特徴とす
るヒステリシスインバータ回路。[Claims] A first P-channel FET (P1) whose gate is supplied with an input signal and whose source is connected to a first power supply terminal; A second P-channel FET (P2) is connected to the drain of the channel FET (P1) and has its drain connected to the output terminal.
), a first N-channel FET (N1) whose gate is supplied with the input signal and whose drain is connected to the drain of the second P-channel FET (P2), whose gate is supplied with the input signal and whose source is connected to the drain of the second P-channel FET (P2); a second N-channel FFT (N2) connected to a second power supply terminal and having a drain connected to the source of the first N-channel FET (N1); and a gate of the second P-channel FET (P2). a third N-channel FET (N3) whose drain is connected to the first power supply terminal and whose source is connected to the source of the first N-channel FE (N1); a third P-channel FET (P3) connected to the drain of the P-channel FET (P2), whose drain is connected to the second power supply terminal, and whose source is connected to the drain of the first P-channel FET (P1); The drain of the third N-channel FET (N3) and the first
a first thermal sensitive circuit (P4, R1) that lowers the potential of the drain of the third N-channel FET (N3) in response to a rise in temperature; P3) drain and second
A hysteresis inverter characterized by having a second heat-sensitive circuit (N4, R2) between the power supply terminal of the third P-channel FET (P3) and a second heat-sensitive circuit (N4, R2) that increases the potential of the drain of the third P-channel FET (P3) in response to a rise in temperature. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060413A JPS63226110A (en) | 1987-03-16 | 1987-03-16 | Hysteresis inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060413A JPS63226110A (en) | 1987-03-16 | 1987-03-16 | Hysteresis inverter circuit |
Publications (1)
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|---|---|
| JPS63226110A true JPS63226110A (en) | 1988-09-20 |
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ID=13141472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060413A Pending JPS63226110A (en) | 1987-03-16 | 1987-03-16 | Hysteresis inverter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63226110A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02241109A (en) * | 1989-02-13 | 1990-09-25 | Internatl Business Mach Corp <Ibm> | Deray circuit |
| FR2647608A1 (en) * | 1989-05-27 | 1990-11-30 | Samsung Electronics Co Ltd | CMOS INPUT SEPARATOR CIRCUIT |
| US6346837B1 (en) | 1997-09-03 | 2002-02-12 | Nec Corporation | Digital delay-locked loop circuit having two kinds of variable delay circuits |
| JP2012078645A (en) * | 2010-10-04 | 2012-04-19 | Lapis Semiconductor Co Ltd | Display panel drive apparatus |
| US8593179B2 (en) | 2010-10-04 | 2013-11-26 | Oki Semiconductor Co., Ltd. | Delay circuit and inverter for semiconductor integrated device |
-
1987
- 1987-03-16 JP JP62060413A patent/JPS63226110A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02241109A (en) * | 1989-02-13 | 1990-09-25 | Internatl Business Mach Corp <Ibm> | Deray circuit |
| FR2647608A1 (en) * | 1989-05-27 | 1990-11-30 | Samsung Electronics Co Ltd | CMOS INPUT SEPARATOR CIRCUIT |
| NL8902048A (en) * | 1989-05-27 | 1990-12-17 | Samsung Electronics Co Ltd | CMOS INPUT BUFFER CIRCUIT. |
| US6346837B1 (en) | 1997-09-03 | 2002-02-12 | Nec Corporation | Digital delay-locked loop circuit having two kinds of variable delay circuits |
| JP2012078645A (en) * | 2010-10-04 | 2012-04-19 | Lapis Semiconductor Co Ltd | Display panel drive apparatus |
| CN102446484A (en) * | 2010-10-04 | 2012-05-09 | 拉碧斯半导体株式会社 | Display panel driving device |
| US8593179B2 (en) | 2010-10-04 | 2013-11-26 | Oki Semiconductor Co., Ltd. | Delay circuit and inverter for semiconductor integrated device |
| US9099027B2 (en) | 2010-10-04 | 2015-08-04 | Lapis Semiconductor Co., Ltd. | Display panel driving device having plural driver chips responsive to clock signal with stable duty ratio |
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