JPS63222518A - デコ−ド回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マンチェスター符号等の自己同期式の符号化
信号をＮ　Ｉｔ　Ｚ符号化信号に変換するデコード回路
に関する。

（ロ）従来技術とその問題点 一般に、情報を含む信号を符号化してデータ伝送４゛る
場合の符号化方式として、ＮＩＩＺ（Ｎｏｎｌｌａｔｕ
ｒｎ　Ｚ　ｅｒｏ）方式がある。このＮＲＺ方式は、第
６図（ａ）に示すように、符号ａＯ′を電圧のローレベ
ルに、符号“１゛をハイレベルにそれぞれ対応させて伝
送するもので、符号則が比較的単純である。

しかし、クロック情報を含まないため、データ伝送に際
しては送信側と受信側との間でビット同期をとる必要が
ある。このため、同期回線を別途膜けねばならず、コス
ト高になる。

これに対して、各ビットの中間点にレベル変化点を設け
るなどしてクロック情報を含まり°てデータ伝送を行な
ういわゆる自己同期式の符号化方式では、符号則が若干
複雑になるが、同期回線を省略できる利点がある。この
符号化方式として、ＤＭＩ方式、ＣＭ１方式、マンヂエ
スター符号方式等がある。たとえば、マンヂエスター符
号方式では、第６図（ｂ）に示すように、各ビットの中
間点における立し上がりを符号“０°、立ち下がりを符
号“１”に対応させて伝送する方式であって、１ビット
の中間点にあるレベルの変化点を捕らえて同期タイミン
グを抽出することができる。

ところで、このような自己同期式の符号化信号を受信し
てＣＩ）　Ｕに取り込むような場合には、これをＮ　Ｉ
ｔ　Ｚ方式の符号化信号に変換するこみが必要となる。

そのため、従来は、第４図に示すようなデコード回路が
使用されている。このデコード回路は、Ｄフリップフロ
ップ５０、イクスクリュシブオアゲート５２および単安
定マルチバイブレータ５４とを備える。このデコード回
路に符号化信号ａが入力されると、この符号化信号ａが
Ｄフリップフロップ５０とイクスクリュシブオアゲート
５２に共通に与えられる。・ノイズの影響がない場合、
イクスクリュシブオアゲート５２の一出力は各ビットの
中間点での立ち上がり信号Ｃとなり、この信号Ｃの立ち
上がりエツジを単安定マルチバイブレータ５４に対して
トリガとして加える。これに応答して単安定マルチバイ
ブレータ５４の反転端子Ｑから出力される反転パルスｄ
ｈ（Ｄフリップフロップ５０のサンプリングパルスとし
て加えられるのでＤフリップフロップ５０がサンプリン
グパルスｄの立ち上がりエツジごとに符号化信号をサン
プリングしＮｎＺ符号に変換されたデータｂが取り出さ
れる。

ところが、このような従来のデコード回路では、符号化
信号ａにノイズが混入すると、このノイズが単安定マル
チバイブレーク５４に対してそのままトリガとして入力
されてしまい、サンプリングパルスｄが同期ずれを起こ
す。そして、一旦、サンプリングパルスが同期ずれを起
こすと、以降はそれが回復されないので、Ｄフリップフ
ロップ５０からは誤ったデータが出力され続けることに
なる。

本発明は、このような事情に鑑みてなされたものであっ
て、符号化信号に単発的にノイズが混入して信号劣化が
起こった場合でも、これを符号則に従い自動的に修復で
きるようにして、常に、正しい変換符号が再生されるよ
うにすることを目的とする。

（ハ）問題点を解決するための手段 本発明のデコード回路は、上記の目的を達成するために
、入力される符号化信号の！ビットごとに、１ビットの
前半部と後半部の各々の平均レベルからビットパターン
を判別する判別回路と、この判別回路の判別結果に基づ
いて１ビットごとに符号則に従うビットパターンを生成
する信号生成回路とを備えている。

（ニ）作用 上記の構成によれば、入力された符号化信号が判別回路
に入力されると、判別回路が符号化信号の１ビットごと
に、１ビットの前半部と後半部の各々の平均レベルから
ビットパターンを判別する。

たとえば、マンチェスター符号方式では、符号１１′″
の場合は１ビットの中間点でハイレベルからローレベル
に変化するので、前半部の平均レベルがハイレベル、後
半部の平均レベルがローレベルなら符号“１′と判別さ
れる。したがって、次段の信号生成回路は判別回路の上
記の判別結果に基づいて１ビットごとに符号則に従うビ
ットパターンを生成して出力する。

このため、単発的にノイズが混入して信号が劣化した場
合でも各ビット長の中にビットパターンの痕跡が残って
いる限り、これが正常な符号則に従うビットパターンに
修復されることになる。

（ホ）実施例 この実施例では本発明をマンチェスター符号方式に従う
符号化信号をＮ［’ｔＺ符号化信号に変換するデコード
回路に適用した場合について説明する。

第１図は、本発明の実施例に係るデコード回路のブロッ
ク図である。同図において、Ｉはデコード回路の全体を
示し、２は入力された符号化信号に含まれる高周波成分
を除くローパスフィルタ、４は入力される符号化信号に
単発的なノイズが混入していて信号劣化が起こっている
場合でもこれを符号則に従い自動的に修復する修復回路
である。

この修復回路４は、第２図に示すように、入力される符
号化信号の１ビットごとに、１ビットの前半部と後半部
の各々の平均レベルからビットパターンを判別する判別
回路６と、この判別回路６の判別結果に基づいて１ビッ
トごとに符号則に従うビットパターンを生成する信号生
成回路８とからなる。そして、判別回路６は、第１、第
２アンドゲート１０．１２、第１インバータ１４、第１
１第２カウンタ１Ｇ、１Ｂおよびコンパレータ２０を備
える。また、信号生成回路８は第１Ｄフリツプフロツプ
２０とイクスクリューシブオアゲート２２とを備える。

２４は修復回路４の出力信号をサンプリングしてＮ　ｌ
’ｔ　Ｚ符号化信号を取り出すための第２Ｄフリツプフ
ロツプ、２６は修復回路４の出力信号の立ち上がりと立
ち下がりの各変化点を検出するエツジ検出回路、２８は
一定周波数（本例ではボーレートの８倍）のクロックパ
ルスを発生ずるクロック発生器である。

３０はクロック発生器８のクロックパルスをカウントす
る第３カウンタで、この第３カウンタ３０は、下位桁か
ら上位桁に向かって順次Ｑａ、Ｑｂ。

Ｑｃ、Ｑｄの各出力端子をもつ４ビットカウンタで構成
される。３２は第３カウンタ３０のＱｂ端子に接続され
た第２インバータ、３４は第２インバータ３２と第３カ
ウンタ３０のＱｃ端子に接続された第３アンドゲート、
３６は第３アンドゲート３４に接続された遅延回路、３
８は遅延回路３６の出力に基づいてエツジ検出回路２６
からのエツジ検出パルスに対してゲートを開閉する第４
アンドゲート、４０は第３カウンタ３０のＱｃ端子から
の出力パルスの各立ち上がりエツジを検出する立し上が
りエツジ検出回路である。

、　次に、上記構成のデコード回路監の動作について、
第３図に示すタイミングチャートを参照して説明する。

入力されたマンチェスター符号方式の符号化信号ａは、
まず、ローパスフィルタ２で高周波成分が除去され、そ
の信号すが修復回路４の第１１第２アンドゲート１０．
１２の各一方の入力端子に加えられる。一方、クロック
発生器２８で発生された一定周波数（ボーレートの８倍
）のクロックパルスは第３カウンタ３０でカウントされ
、そのＱＣ端子から符号化信号ａのボーレートまで分周
されたパルスｄが出力される。この出力パルスｄは、上
記の第１アンドゲート１０の他方の入力端子に、また、
第１インバータ１４を介して第２アンドゲート１２の他
方の入力端子にそれぞれゲート信号として与えられる。

したがって、第１アンドゲート１０は符号化信号すの１
ビットの前半部でのみゲートを開き、また、第２アンド
ゲート１２は符号化信号すの後半部でのみゲートを開く
。

第１１第２アンドゲート！０．１２を通過した符号化信
号すは、第１、第２カウンタ１６．１８の各イネーブル
端子ＥＮに入力される。また、第１１第２カウンタ１６
．１Ｂには、クロック発生２３２８からのクロックパル
スｒか加えられる。さらに、第１、第２カウンタ１６．
１８の各リセット端子１日こは、立ち上がりエツジ検出
回路４０から第３カウンタ３０の出力パルスｄの立ち上
がりエツジに対応して出力される検出パルスｅが入力さ
れる。これにより、第１カウンタ１６は、１ビットの前
半部で符号化信号すのハイレベル期間があればカウント
アツプし、また、第２カウンタＩ８は１ビットの後半部
で符号化信号すのハイレベル期間があればカウントアツ
プする。そして、第１１第２カウンタ１Ｇ、１Ｈのカウ
ント値が次段のコンパレータ２０に与えられる。

コンパレータ２０は、■ビットごとに第１カウンタｔｅ
と第２カウンタ１８の両カウント値を比較し、第１カウ
ンタＩ６のカウント値が第２カウンタ１８のそれよりも
大きければハイレベルの判別信号を、逆に第２カウンタ
１８のカウント値が第１カウンタ［６のそれよりも大き
いか互いに等しい場合にはローレベルの判別信号を出力
する。

符号化信号ａに単発的なノイズが混入し、ローパスフィ
ルタ２通過後のビットパターンが部分的に反転するなど
の劣化を起こしていても、その影響か１７４ビット以内
なら判別結果は何等変わらない。この）こめ、ノイズの
影響が取り除かれる。そして、この判別信号が第１Ｄフ
リツプフロツプ２０に入力される。

第１Ｄフリツプフロツプ２０には、第３カウンタ３０の
Ｑｃ端子の出力パルスｄがサンプリングバルスとして加
わるので、そのパルスｄの立ち上がりエツジごとにコン
パレータ２０の判別信号出力がラッチされ、そのラッチ
出力が次段のイクスクリューシブオアゲート２２の一方
端子に入力される。また、イクスクリューシプオアゲー
ト２２の他方端子には、第３カウンタ３０のＱｃ端子の
出力パルスｄが入力される。これにより、イクスクリュ
ーシブオアゲート２２の出力パルスＣは、第１カウンタ
１Ｂのカウント値が第２カウンタ１８のそれよりも大き
いときには第３カウンタ３０の出力パルスｄと同じ波形
、また、第２カウンタ１８のカウント値が第１カウンタ
ＩＧのそれよりも大きいときには第３カウンタ３０の出
力パルスｄを反転した・波形となる。その結果、イクス
クリューシブオアゲート２２からは、符号化信号すに対
して１ビット分遅延したかたちで、マンチェスター符号
則に従うビットパターンが生成されて出力される。

修復回路４の出力パルスＣは、第２Ｄフリツプフロププ
２４に入力される。その際、第２Ｄフリツプフロツプ２
４には、第３カウンタ３０のＱｅ端子の出力パルス（Ｉ
がザンブリングパルスとして与えられるので、第２Ｄフ
リツプフロツプ２４は、ザンブリングパルス（１の立し
下がりエツジごとに符号化信号Ｃをザンブリングする。

これにより、第３Ｄフリツプフロツプ２４の反転出力端
子ＱからはＮ　１１　Ｚ符号化信号に符号変換された信
号ｋＡ＜取り出される。

一方、エツジ検出回路２Ｇは、修復回路４の出力パルス
Ｃの立ち下がりと立ち上がりの各変化点ごとにエツジ検
出パルスｈを出力する。この場合、符号則に従う限り各
ビットの中間点あるいはビットの境目にレベルの変化点
があるので、各変化点の対応位置にエツジ検出パルスｈ
が存在ずろ。第３カウンタ３０のＱｂ端子からの出力パ
ルスはインバータ３２で反転され、その反転出力が第３
アンドゲート３４の一方の入力端子に加わる。また、カ
ウンタ１０のＱｃ端子からの出力パルス（Ｉも第３アン
ドゲート３４の他方の入力端子に加わる。そして、第３
アンドゲート３４の論理和出力が遅延回路３Ｇで一定時
間遅延される。この遅延により、遅延回路３６からの遅
延パルス量の出力タイミングが修復回路４の出力パルス
Ｃの各中間でのレベル変化点を含むように調整される。

そして、この遅延パルス１が第４アンドゲート３８にゲ
ートパルスとして入力される。そして、この遅延パルス
ｌの出力タイミングに合致するエツジ検出パルスｈのみ
がこの第４アンドゲート３８を通過して第３カウンタ３
０にクリアパルスとして入力される。

このことは、各ビットの中間点で符号則に従かうレベル
変化がある場合にのみ第３カウンタ３０のカウント値が
各ビットごとにクリアされることを意味する。

入力された符号化信号ａにノイズが全く混入していない
場合、あるいは、ノイズが混入してら修復回路４でビッ
トパターンが修復されている場合には、各ビットごとに
第３カウンタ３０のカウント値がクリアされるため、第
３カウンタ３０の最」二位桁のＱｄ端子からは同等信号
が出力されない。

符号化信号ａが混入したノイズのために修復回路４で修
復不可能な程度に劣化してると、本来各ビットの中間点
において存在すべきレベル変化点が存在しなくなる。す
ると、レベル変化点に対応して存在すエツジ検出パルス
ｈも欠落するので、第３カウンタ３０は！ビットの時間
が経過してもクリアされず、その結果、第３カウンタ３
０のＱｄ端子からカウントアツプ信号が出力される。そ
して、このカウントアツプ信号が図外のＣＰＵに対して
エラー発生検出用の信号として与えられる。したがって
、ＣＰＵは、データを取り込む際にエラー発生のあった
ビットを無効にして正常なデータのみを処理ずろことが
できる。

なお、この実施例では、マンチェスター符号方式の符号
化信号を符号変換する場合について説明したが、これに
限定されるものではなく、ＤＭＩ方式、ＣＭ１方式等の
各自己同期式の符号化信号に対して本発明を適用するこ
とができる。

（へ）効果 本発明によれば、単発的にノイズが混入して信号が劣化
した場合でも各ビット長の中にピットバターンの痕跡が
残っているならば、これが正常な符号］川に従うビット
パターンに修復されろ。このため、常に正しい変換符号
が得られるようになる等の浸れた効果が発揮されろ。

【図面の簡単な説明】

第１図は本発明の実施例を示すデコード回路のブロック
図、第２図は同回路の修復回路の詳細を示すブロック図
、第３図はデコード回路の動作説明に供するタイミング
チャート、第４図は従来のデコード回路のブロック図、
第５図は従来の同回路の動作説明に供するタイミングチ
ャート、第６図は自己同期式の符号化信号の説明図であ
る。 ｌ・・・デコード回路、６・・・判別回路、８・・・信
号生成回路。

Claims (1)

【特許請求の範囲】
1. （１）マンチェスター符号等の各ビット長の中間点に信
   号レベルの変化点がある自己同期式の符号化信号をＮＲ
   Ｚ符号化信号に変換するデコード回路であって、 入力される符号化信号の１ビットごとに、１ビットの前
   半部と後半部の各々の平均レベルからビットパターンを
   判別する判別回路と、 この判別回路の判別結果に基づいて１ビットごとに符号
   則に従うビットパターンを生成する信号生成回路と、 を備えることを特徴とするデコード回路。