JPS6320970A - Noise suppresor for television signal - Google Patents
Noise suppresor for television signalInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はフレームメモリを用いて、リカーシブフィルタ
(recursive filter)を構成し、テレ
ビジョン信号のランダム雑音を軽減する装置に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a device that uses a frame memory to configure a recursive filter to reduce random noise in a television signal.
従来の技術
従来のテレビジョン信号の雑音抑圧装置としては、例え
ば(文献 高欄:ノイズリデューサー。2. Description of the Related Art Conventional television signal noise suppression devices include, for example, (Reference column: Noise reducer).
テレビジ冒ン学会誌第33巻第4号(1979)P29
6〜300に示されている。Journal of TV Television Encyclopedia Vol. 33, No. 4 (1979) P29
6-300.
第3図はこの従来のテレビジョン信号の雑音抑圧装置の
ブロック図、第4図は第3図のS/N検出回路のブロッ
ク図を示すものであシ、1は符号化された出力を発生す
るA/I)変換器、2はA/D変換器1の出力を入力と
する加算回路、3ばA/D変換器の出力を入力とする動
き検出回路、4は加算回路2の出力を入力とするフレー
ムメモリで、フレームメモリ4の出力はクロマ反転回路
台を介して、前記動き検出回路3に入力している。Fig. 3 is a block diagram of this conventional television signal noise suppression device, and Fig. 4 is a block diagram of the S/N detection circuit of Fig. 3. 1 generates a coded output. 2 is an addition circuit that receives the output of the A/D converter 1, 3 is a motion detection circuit that receives the output of the A/D converter, and 4 receives the output of the addition circuit 2. The frame memory serves as an input, and the output of the frame memory 4 is input to the motion detection circuit 3 via a chroma inversion circuit board.
6は動き検出回路3の出力に応じて定数Kを発生する混
合比率発生回路である。7は動き検出回路3の出力と定
数Kを乗算する乗算回路、8け動き検出回路3の出力を
用いて、入力テレビジョン信号のS/Nを検出し、S/
Nに応じて混合比率発生回路6で持っている複数の定数
に4.に21に31に4を選択制御するS/N検出回路
、9は加算回路2の出力全出力テレビジョン信号に変換
するD/A変換器である。1oは動き検出回路3の出力
信号を1ライン(1水平走査期間)遅延させる1ライン
遅延線、11は1ライン遅延線10の入力信号から出力
信号を減算する減算回路、12は減算回路11の出力と
基準レベル(このレベル以下を雑音成分として扱うレベ
ル)との比較を行なう比較回路、13は1ライン間の画
素数を数えるカウンタ回路人、14は1ライン区間内で
減算回路11の出力振幅が基準レベル以上の画素数(雑
音成分ではなく動き成分と見る画素)を数えるカウンタ
回路Bである。16は減算回路の出力振幅が基準レベル
以下でカウンタ回路Bからの禁止制御がない画素のみを
雑音成分とする入力制御回路、16は雑音成分の平均振
幅を得る積分回路である。6 is a mixing ratio generating circuit that generates a constant K according to the output of the motion detecting circuit 3. 7 is a multiplication circuit that multiplies the output of the motion detection circuit 3 by a constant K, and the output of the motion detection circuit 3 is used to detect the S/N of the input television signal, and
4 to the plurality of constants possessed by the mixing ratio generating circuit 6 according to N. 9 is a D/A converter that converts the output of the adder circuit 2 into a full output television signal. 1o is a one-line delay line that delays the output signal of the motion detection circuit 3 by one line (one horizontal scanning period); 11 is a subtraction circuit that subtracts the output signal from the input signal of the one-line delay line 10; and 12 is a subtraction circuit of the subtraction circuit 11. A comparison circuit that compares the output with a reference level (a level below which this level is treated as a noise component), 13 is a counter circuit that counts the number of pixels between one line, and 14 is the output amplitude of the subtraction circuit 11 within one line section. is a counter circuit B that counts the number of pixels (pixels that are considered to be motion components rather than noise components) that are equal to or higher than the reference level. Reference numeral 16 designates an input control circuit that uses as noise components only pixels whose output amplitude of the subtraction circuit is below the reference level and which is not subject to inhibition control from the counter circuit B. Reference numeral 16 designates an integration circuit that obtains the average amplitude of the noise components.
以上のように構成された従来のテレビジョン信号の雑音
抑圧装置においては、入力されたテレビジョン信号はA
/D変換器1によシ符号化され、この符号化された信号
人は加算回路2と動き検出回路3にそれぞれ加えられる
。動き検出回路3には前記信号人と、この活量ムに対し
て副搬送波の位相が反転された1フレーム前の信号Bと
が入力され、2つの信号の差(B−ム)が絵素ごとに求
められる。この動き検出回路3の絵素ごとの差信号出力
(B−A)を混合比率発生回路6と乗算回路7に加え、
差信号レベルに応じて定数にの値を決定する。乗算回路
7で差信号(B−A)に定数Kを乗算し、(B−ム)K
の出力信号を得る。この信号を加算回路2に加え、この
加算回路2で次のような加算を行なう。In the conventional television signal noise suppression device configured as described above, the input television signal is
/D converter 1, and the encoded signals are applied to addition circuit 2 and motion detection circuit 3, respectively. The motion detection circuit 3 receives the signal person and the signal B of one frame before, in which the phase of the subcarrier wave is inverted with respect to this activity M, and the difference between the two signals (B - M) is determined as the picture element. required for each. The difference signal output (B-A) for each picture element of the motion detection circuit 3 is added to the mixing ratio generation circuit 6 and the multiplication circuit 7,
The value of the constant is determined according to the difference signal level. Multiplying circuit 7 multiplies the difference signal (B-A) by a constant K, and (B-m)K
Obtain the output signal of This signal is added to the adder circuit 2, and the adder circuit 2 performs the following addition.
C=ム+(B−ム)K (c>≦に≦1)加算回
路2の出力信号Cはフレームメモリ4とD/A変換器9
に加えられている。そしてD/A変換器9の出力が出力
テレビジョン信号である。上述のようにフレームメモリ
を用いて、C=ム+(B−ム)K の演算を行なうこと
によって、S/N比を改善することができる。C=mu+(B-mu)K (c>≦≦1) The output signal C of the adder circuit 2 is sent to the frame memory 4 and the D/A converter 9.
has been added to. The output of the D/A converter 9 is the output television signal. As described above, by using the frame memory and performing the calculation C=M+(B-M)K, the S/N ratio can be improved.
次にS/N検出回路においては、テレビジョン信号のフ
レーム間およびフレーム画像内のライン間の自己相関、
さらに近傍相関を利用して、入力テレビジョン信号の信
号成分を減衰し、雑音成分のみを抽出する回路と、その
雑音信号を時間的に平均して平均電圧を求め、その検出
値より混合比率発生回路の持っている複数の定数に1.
に2.に3゜K4(S/N改善度)を自動的に選択する
ものである。Next, in the S/N detection circuit, the autocorrelation between frames of the television signal and between lines within the frame image,
Furthermore, a circuit that uses neighborhood correlation to attenuate the signal component of the input television signal and extracts only the noise component, averages the noise signal over time to obtain an average voltage, and generates a mixing ratio from the detected value. 1. For multiple constants that the circuit has.
2. 3°K4 (S/N improvement degree) is automatically selected.
動き検出回路3の出力である差信号(B−ム)は雑音成
分とテレビジョン信号の変化成分だけである。この差信
号にはフレーム相関を持つ信号成分は減衰している。こ
の差信号を1ライン遅延線1oと減算器11に加えて演
算し、1フレ一ム画像内のライン相関をもつ信号成分を
減衰させる。The difference signal (B-m) which is the output of the motion detection circuit 3 contains only noise components and change components of the television signal. In this difference signal, signal components having frame correlation are attenuated. This difference signal is added to a one-line delay line 1o and a subtracter 11 for calculation, thereby attenuating signal components having line correlation within one frame image.
このように得られた信号を比較回路12で基準レベルと
比較する。この基準レベル以下のものだけを雑音成分と
している。この基準レベル以上のものは雑音成分としな
くて、カウンタ回路B14でこの基準レベルを越える画
素数を数える。1ラインの画素数を数えるカウンタ回路
A13からの1ラインごとのクリアーパルスによってカ
ウンタ回路B14はカウンタ値がクリアーされる。この
カウンタ回路B14は1ライン中の基準レベルを越える
画素数を数えるカウンタであり、1ライン区間にある全
体の画素数の約2%以上が基準レベル以上であれば、そ
の次の1ライン・区間の信号は雑音成分として扱わない
ように入力制御回路16を制御する。入力制御回路16
は上述の条件が満足されたときにのみ、新しい雑音を取
り込み、積分回路16で積分していく。この積分回路1
6で雑音信号の平均電圧を得る。このようにして得た雑
音電圧で混合比率発生回路の持っている複数の定fi
K、 l K21 K51 K4等を選択する。このよ
うにして、入力信号のS/Nに対応した最適なS/N改
善度の動作点を設定している。The signal obtained in this way is compared with a reference level by a comparator circuit 12. Only those below this reference level are considered noise components. Pixels exceeding this reference level are not treated as noise components, and a counter circuit B14 counts the number of pixels exceeding this reference level. The counter value of the counter circuit B14 is cleared by a clear pulse for each line from the counter circuit A13 that counts the number of pixels in one line. This counter circuit B14 is a counter that counts the number of pixels exceeding the reference level in one line, and if approximately 2% or more of the total number of pixels in one line section is above the reference level, the next line/section The input control circuit 16 is controlled so as not to treat the signal as a noise component. Input control circuit 16
Only when the above-mentioned conditions are satisfied, new noise is taken in and integrated by the integrating circuit 16. This integrating circuit 1
6, obtain the average voltage of the noise signal. Using the noise voltage obtained in this way, the multiple constant fis of the mixing ratio generation circuit are
Select K, l K21 K51 K4, etc. In this way, the operating point for the optimum S/N improvement degree corresponding to the S/N of the input signal is set.
発明が解決しようとする問題点
しかしながら上記のようなS/N検出回路の構成では、
動き検出回路3の出力である差信号(B−人)は雑音成
分のみでなく動き部分での信号成分も含まれているので
、完全なS/N検出が出来ない。また基準レベルの設定
値を決めるのが難しい。これは入力信号のS、/Nの範
囲をどこまで包むかによって変わってくる。この基準レ
ベルの値によって、雑音成分と動きによる信号変化分の
判別を行なっているからである0
また、テレビジョン受像機においては電界強度によって
S/Nが大きく異なり、基準レベルで雑音成分と動き部
分を判別して行なうS/N検出回路は完全なS/Hの検
出が出来ないという問題点を有していた′0
本発明はかかる点に鑑み、テレビジョン受像機でのテレ
ビジョン信号から雑音成分のみを抽出し、完全なS/N
検出回路を行ない入力信号のS/Hに対応した最適なS
/N改善度の動作点の自動設定を行なうテレビジョン信
号の雑音抑圧装置を提案することを目的とする。Problems to be Solved by the Invention However, in the configuration of the S/N detection circuit as described above,
The difference signal (B-person) which is the output of the motion detection circuit 3 contains not only noise components but also signal components in moving parts, so perfect S/N detection cannot be performed. Furthermore, it is difficult to determine the set value of the reference level. This varies depending on how far the range of S and /N of the input signal is covered. This is because the value of this reference level is used to distinguish between noise components and signal changes due to movement.In addition, in television receivers, the S/N ratio varies greatly depending on the electric field strength, and at the reference level, noise components and signal changes due to movement are distinguished. The S/N detection circuit that performs the detection by determining the S/N part has a problem in that it cannot detect the complete S/H. Extracts only noise components and achieves perfect S/N
The detection circuit performs the optimum S/H corresponding to the input signal S/H.
An object of the present invention is to propose a noise suppression device for television signals that automatically sets an operating point of /N improvement degree.
問題点を解決するための手段
本発明ば上記問題点を解決するため、テレビジョン信号
の複合同期信号から垂直同期信号の後側の等化パルス期
間のみを分離する回路と、入力信号を人/D変換器によ
り符号化した信号の前記等化パルス期間中のペデスタル
期間の信号のみをBPF回路を介して、直流分をカット
し、雑音信号のみを抽出し、この雑音信号の絶対値を取
り、前記等化パルス期間中のペデスタル期間の雑音信号
を積分し、平均化した雑音レベルを検出する回路と、こ
の雑音レベルによって複数の定数にの発生器を選択し、
入力信号のS/Nに対応したS/N改善度を自動的に設
定する回路を備えたテレビジョン信号の雑音抑圧装置で
ある。Means for Solving the Problems In order to solve the above problems, the present invention provides a circuit that separates only the equalization pulse period on the rear side of the vertical synchronization signal from the composite synchronization signal of the television signal, and Only the signal of the pedestal period during the equalization pulse period of the signal encoded by the D converter is passed through a BPF circuit, the DC component is cut off, only the noise signal is extracted, and the absolute value of this noise signal is taken. a circuit that integrates the noise signal of the pedestal period during the equalization pulse period and detects the averaged noise level; and a generator that selects a plurality of constants according to the noise level;
This is a television signal noise suppression device that includes a circuit that automatically sets a S/N improvement degree corresponding to the S/N of an input signal.
作用
本発明は前記した構成により、テレビジョン受像機の電
界強度によってS/Nが大きく変化するテレビジョン信
号であっても、等化パルス期間中のペデスタル期間に発
生する雑音は全て電界強度による雑音のみであり、この
雑音レベルを検出することにより、入力テレビジョン信
号のS/Nを完全に検出することができ、雑音抑圧装置
のS/N改善度を決定する定数にの値を自動的に設定す
ることができ、入力信号のS/Nに対応した雑音抑圧装
置を得ることができる。Effect of the Invention With the above-described configuration, the present invention has the above configuration, so that even if the S/N of a television signal varies greatly depending on the electric field strength of the television receiver, all the noise generated during the pedestal period during the equalization pulse period is noise due to the electric field strength. By detecting this noise level, the S/N of the input television signal can be completely detected, and the value of the constant that determines the S/N improvement level of the noise suppression device can be automatically determined. A noise suppression device corresponding to the S/N of the input signal can be obtained.
実施例
本発明における実施例は、第3図の従来の雑音抑圧装置
のブロック構成と基本的に同一であり、異なっているの
はS/N検出回路である。このため一般的な雑音抑圧装
置の説明は省いて、S/N検出回路について説明する。Embodiment The embodiment of the present invention has basically the same block configuration as the conventional noise suppression device shown in FIG. 3, except for the S/N detection circuit. Therefore, a description of a general noise suppression device will be omitted, and the S/N detection circuit will be described.
第1図は本発明の実施例におけるS/N検出回路のブロ
ック図を示すものであり、第1図において、20は複合
同期信号を入力とする単安定マルチバイブレータ(以下
MM1と記す)、21はMM1回路20の出力と複合同
期信号をゲートするAND回路、22はAND回路21
の出力を入力とする再トリガー可能な単安定マルチノく
イブレータ(以下MM2と記す)、23はMM2回路2
2の出力を6段シフトするシフトレジスタ回路、24は
シフトレジスタ回路23の出力と複合同期信号をゲート
するHANDAND回路はシフトレジスタ回路23の出
力とNAND回路24の出力をゲートするAND回路で
あり、これらの回路26で垂直同期信号の後側の等化パ
ルスの抽出を構成している。27はA/D変換されたテ
レビジョン信号人から前記等化パルス期間のみの例えば
8ピツ)PCM信号をゲートするゲート回路。FIG. 1 shows a block diagram of an S/N detection circuit in an embodiment of the present invention. In FIG. 22 is an AND circuit that gates the output of the MM1 circuit 20 and the composite synchronization signal, and 22 is an AND circuit 21.
23 is a retriggerable monostable multi-novel oscillator (hereinafter referred to as MM2) which receives the output of the MM2 circuit 2.
24 is an AND circuit that gates the output of the shift register circuit 23 and the composite synchronization signal; 24 is an AND circuit that gates the output of the shift register circuit 23 and the output of the NAND circuit 24; These circuits 26 constitute the extraction of the equalization pulse on the rear side of the vertical synchronizing signal. Reference numeral 27 denotes a gate circuit for gating the PCM signal (for example, 8 pins) of the equalization pulse period only from the A/D converted television signal.
28はム/D変換器のサンプリングクロック(以下5p
cxと記す)で動作するDタイプフリップフロップ(以
下D 、FFと記す)回路、29はD・FF回路28の
入力と出力を演算する8ピツトの減算回路であり、D−
FF回路28と減算回路29でBPF回路を構成し雑音
成分を抽出する。28 is the sampling clock of the MU/D converter (hereinafter referred to as 5p)
29 is an 8-pit subtraction circuit that calculates the input and output of the D-FF circuit 28;
The FF circuit 28 and the subtraction circuit 29 constitute a BPF circuit to extract noise components.
30はBPF回路の出力を絶対値化する絶対値回路、3
1は絶対値回路30の出力とI)、FF回路32の出力
を加算する加算回路、D−FF32は5POKで動作し
、シフトレジスタ回路23の出力でクリアーされる。加
算回路31とり、FF回路32で積分回路を構成し、本
実施例の説明では1o24回の演算を行なうので、積分
回路を18ビツトに拡張する。33は積分回路の出力1
8ビツトより平均値を取るためのビットシフト回路、3
4は前記等化パルスの期間中のペデスタル期間のみ5P
GKでカウントアツプするカウンタ回路であり、0から
カウントアツプして、カウンタ値が1o24の時ストロ
ーブ信号を発生する。35はビットシフト回路33の出
力である8ビツトをカウンタ回路34のストローブ信号
で取り出すD・FF回路である。30 is an absolute value circuit that converts the output of the BPF circuit into an absolute value;
1 is an adder circuit that adds the output of the absolute value circuit 30 and the output of the FF circuit 32, and the D-FF 32 operates at 5POK and is cleared by the output of the shift register circuit 23. The adding circuit 31 and the FF circuit 32 constitute an integrating circuit, and in the description of this embodiment, 1024 operations are performed, so the integrating circuit is expanded to 18 bits. 33 is the output 1 of the integrating circuit
Bit shift circuit for taking average value from 8 bits, 3
4 is 5P only during the pedestal period during the equalization pulse period.
This is a counter circuit that counts up using the GK, counts up from 0, and generates a strobe signal when the counter value is 1o24. 35 is a D/FF circuit which takes out 8 bits output from the bit shift circuit 33 using a strobe signal from the counter circuit 34.
以上のように構成された本実施例のS/N検出回路につ
いて、第2図に示す垂直同期信号の後側の等化パルスの
抽出を行なうタイムチャートを用いて、以下その動作を
説明する。The operation of the S/N detection circuit of this embodiment configured as described above will be explained below using the time chart for extracting the equalization pulse on the rear side of the vertical synchronization signal shown in FIG.
複合同期信号の一部を第2図の人に示すが、本実施例の
説明では水平同期信号のパルス幅をt、。A part of the composite synchronization signal is shown in FIG. 2, but in the description of this embodiment, the pulse width of the horizontal synchronization signal is t.
等化パルスのパルス幅をt2.垂直同期信号のパルス幅
をt、とする。The pulse width of the equalization pulse is set to t2. Let the pulse width of the vertical synchronization signal be t.
MM1回路2oに複合同期信号人が入力されると、複合
同期信号の立上りからパルス幅t4のQ出力Bを発生す
る。この出力のパルス幅t4はt 4> t 、 +
t4 > t 2. t 4< t 3 を満足する
。この出力BはAND回路21で複合同期信号人とゲー
トを取り、AND回路21の出力は第2図に示すCとな
る。この出力CをMM2回路22に入力し、°C信号の
立上りよシパルス幅t5の出力を発生するが、、t5>
H/2であるため再トリガーがかかって第2図に示す出
力りを得る。このMM2回路22の出力りをシフトレジ
スタ回路23に入力し、複合同期信号人をクロックとし
て6段シフトすれば、シフトレジスタ、回路23の出力
には第2図に示す出力Eを得る。この出力EはNAND
回路24で複合同期信号人とゲートされ第2図に示す出
力Fを得て、AND回路26で°出力Fと出力Eでゲー
トして、第2図に示す出力Gを発生する。When a composite synchronizing signal is input to the MM1 circuit 2o, a Q output B having a pulse width t4 is generated from the rising edge of the composite synchronizing signal. The pulse width t4 of this output is t4>t, +
t4 > t2. t 4 < t 3 is satisfied. This output B is gated with a composite synchronous signal in an AND circuit 21, and the output of the AND circuit 21 becomes C shown in FIG. This output C is input to the MM2 circuit 22, and an output with a pulse width t5 is generated according to the rising edge of the °C signal.
Since it is H/2, it is retriggered and the output shown in FIG. 2 is obtained. If the output of this MM2 circuit 22 is input to a shift register circuit 23 and shifted by 6 stages using the composite synchronizing signal as a clock, an output E shown in FIG. 2 is obtained at the output of the shift register circuit 23. This output E is NAND
A circuit 24 gates the composite sync signal to obtain an output F shown in FIG. 2, and an AND circuit 26 gates the output F and E to generate an output G shown in FIG.
この出力Gは垂直同期信号の後側の等化パルスの信号と
なり、以上の回路26で複合同期信号人より垂直同期信
号の後側の等化パルスを抽出することができる。This output G becomes a signal of the equalization pulse on the rear side of the vertical synchronization signal, and the circuit 26 described above can extract the equalization pulse on the rear side of the vertical synchronization signal from the composite synchronization signal.
人/D変換されたテレビジョン信号人の8ピツ)PCM
信号はゲート回路27で前記等化パルスGによってゲー
トされて1等化パルス期間中のペデスタル期間のPCM
信号しか出力されない。この出力はD−FF回路28と
減算回路29で構成しているBPF回路に入力し、5P
OKの画素ごとに直流成分をカットして、雑音成分のみ
を抽出することができる。この雑音信号は正負の両極性
の信号であるので、絶対値回路3oで絶対値を取り、8
ビツトの正極性の信号に変換する。この雑音信号8ピツ
トは加算回路31とD−FF回路32で構成される積分
回路に入力され、5pcxの画素ごとに積分される。こ
のり、FF回路32はシフトレジスタ回路23の出力E
でフィールドごとにクリアーされる。本発明の実施例に
おいては積分回路は1024回積分する場合について説
明するので演算回路は18ビツトに拡張される。Human/D-converted television signal human 8 pins) PCM
The signal is gated by the equalization pulse G in the gate circuit 27 and outputs the PCM of the pedestal period during the equalization pulse period.
Only a signal is output. This output is input to the BPF circuit consisting of the D-FF circuit 28 and the subtraction circuit 29, and the 5P
It is possible to cut the DC component for each OK pixel and extract only the noise component. Since this noise signal is a signal of both positive and negative polarities, the absolute value is taken by the absolute value circuit 3o, and the
Converts to a bit positive polarity signal. The 8-pit noise signal is input to an integrating circuit composed of an adder circuit 31 and a D-FF circuit 32, and is integrated for each 5pcx pixel. In addition, the FF circuit 32 outputs the output E of the shift register circuit 23.
is cleared for each field. In the embodiment of the present invention, a case will be described in which the integration circuit performs integration 1024 times, so the arithmetic circuit is expanded to 18 bits.
この積分回路の1024回の平均をビットシフト回路3
3で行なうために、18ビツトのデータより上位8ピツ
トを選択する。The bit shift circuit 3 calculates the average of 1024 times of this integration circuit.
3, the upper eight pits are selected from the 18-bit data.
一方、カウンタ回路34はムND回路26の出力GのH
ighレベルの期間のみ、5POKによってカウントア
ツプを行ないカウンタ値が1024の時ストローブ信号
を発生し、このストローブ信号でD−FF回路36の雑
音信号8ピツトの平均データを取り出す。このデータが
テレビジョン信号の垂直同期信号の後側の等化パルス期
間中のペデスタルレベルに含まれる雑音信号の平均値で
ある。この雑音信号の平均値のデータによってテレビジ
ョン信号に含まれる雑音を検出することができ、このデ
ータの値によって37Hのレベルを判断できる。On the other hand, the counter circuit 34 outputs the output G of the ND circuit 26 at a high level.
Only during the high level period, a count is performed by 5POK, and when the counter value is 1024, a strobe signal is generated, and the average data of the 8 pits of the noise signal of the D-FF circuit 36 is extracted using this strobe signal. This data is the average value of the noise signal included in the pedestal level during the equalization pulse period on the rear side of the vertical synchronization signal of the television signal. The noise included in the television signal can be detected using the data of the average value of this noise signal, and the level of 37H can be determined based on the value of this data.
このS/N検出回路のデータによって、雑音抑圧装装置
の混合比率発生回路の持っている複数の定数に+ IK
2 +に5 、に4等の発生器を自動的に選択すること
ができる。Based on the data of this S/N detection circuit, +IK
Generators such as 2+5, 4, etc. can be automatically selected.
以上のように本実施例によれば、垂直同期信号の後側の
等化パルス期間を抽出する回路とこの等化パルス期間中
のペデスタルレベルに含まれる雑音信号の平均値を検出
し、この雑音レベルによって複数の定数にの発生器を選
択し、入力信号のS/Nに対応したS/N改善度を自動
的に設定することができる。As described above, according to this embodiment, the circuit extracts the equalization pulse period on the rear side of the vertical synchronization signal and detects the average value of the noise signal included in the pedestal level during this equalization pulse period, and It is possible to select a generator for a plurality of constants depending on the level and automatically set the S/N improvement degree corresponding to the S/N of the input signal.
発明の詳細
な説明したように1本発明によれば垂直同期(i号の後
側の等化パルス期間のペデスタルレベルに含まれる雑音
成分のみを抽出してS/N検出を行なうので5映像信号
の映像内容によって影響を受けることなく、電界強度等
によってS/lfが変化する場合には完全なS/Nの検
出を行なうことができ、雑音抑圧装置のS/N改善度を
決定する定数にの値を自動的に設定することができ、そ
の実用的効果は大きい。As described in detail, according to the present invention, vertical synchronization (S/N detection is performed by extracting only the noise component included in the pedestal level of the equalization pulse period on the rear side of the i signal) It is possible to perform complete S/N detection when S/lf changes due to electric field strength, etc., without being affected by the video content of The value of can be set automatically, which has a great practical effect.
第1図は本発明の一実施例におけるテレビジョン信号の
雑音抑圧装置のブロック図、第2図は同実施例説明のた
めのタイムチャート、第3図は従来のテレビジョン信号
の雑音抑圧装置のブロック図、第4図は第3図のS/N
検出回路のブロック図である。
1・・・・・・A/D変換器、2・・・・・・加算回路
、3・・・・・・動き検出回路、4・・・・・・フレー
ムメモリ、5・・・・・・クロマ反転回路、6・・・・
・・混合比率発生回路、7・・・・・・乗算回路、9・
・・・・・D/A変換器、20・・・・・・MM1回路
、21.26・・・・・・AND回路、22・・・・・
・MM2回路、23・・・・・・シフトレジスタ回路、
24・・・・・・N人N11回路、27・・・・・・ゲ
ート回路、28゜32.36・・・・・・D、FF回路
129・・・・・・減算回路、30・・・・・・絶対値
回路131・・・・・・加算回路133・・・・・・ビ
ットシフト回路、34・・・・・・カウンタ回路。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名TS
2図FIG. 1 is a block diagram of a television signal noise suppression device according to an embodiment of the present invention, FIG. 2 is a time chart for explaining the same embodiment, and FIG. 3 is a block diagram of a conventional television signal noise suppression device. Block diagram, Figure 4 is the S/N of Figure 3
FIG. 2 is a block diagram of a detection circuit. 1...A/D converter, 2...Addition circuit, 3...Motion detection circuit, 4...Frame memory, 5...・Chroma inversion circuit, 6...
...Mixing ratio generation circuit, 7... Multiplication circuit, 9.
...D/A converter, 20...MM1 circuit, 21.26...AND circuit, 22...
・MM2 circuit, 23...shift register circuit,
24...N people N11 circuit, 27...Gate circuit, 28°32.36...D, FF circuit 129...Subtraction circuit, 30... ... Absolute value circuit 131 ... Addition circuit 133 ... Bit shift circuit, 34 ... Counter circuit. Name of agent: Patent attorney Toshio Nakao and one other person TS
Figure 2
Claims (1)
の差信号B−Aを得て、この差信号の大小により定数K
を発生し、前記差信号B−AをK倍して、入力テレビジ
ョン信号Aに加算して前記フレームメモリに記憶するこ
とにより、入力テレビジョン信号に含まれている雑音を
抑圧する方式において、前記入力テレビジョン信号の複
合同期信号から垂直同期信号の後側の等化パルス期間を
抽出する手段と、前記入力テレビジョン信号Aの前記等
化パルス期間中のペデスタル期間の雑音を抽出し、この
雑音を積分し平均化した雑音レベルを検出する手段と、
この雑音レベルによって前記定数にの発生器を選択し、
入力テレビジョン信号ムのS/Nに対応した最適なS/
N改善度を自動的に設定する手段とを備えたことを特徴
とするテレビジョン信号の雑音抑圧装置。Input television signal A and frame memory output signal B
A difference signal B-A is obtained, and a constant K is determined depending on the magnitude of this difference signal.
A method for suppressing noise contained in an input television signal by generating the difference signal B-A by K times, adding it to the input television signal A, and storing it in the frame memory, means for extracting an equalization pulse period after the vertical synchronization signal from a composite synchronization signal of the input television signal; and a means for extracting noise in a pedestal period in the equalization pulse period of the input television signal A; means for detecting a noise level obtained by integrating and averaging noise;
Select a generator for the constant according to this noise level,
Optimal S/N that corresponds to the S/N of the input television signal.
A noise suppression device for a television signal, comprising means for automatically setting an N improvement degree.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61165827A JPS6320970A (en) | 1986-07-15 | 1986-07-15 | Noise suppresor for television signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61165827A JPS6320970A (en) | 1986-07-15 | 1986-07-15 | Noise suppresor for television signal |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6320970A true JPS6320970A (en) | 1988-01-28 |
Family
ID=15819754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61165827A Pending JPS6320970A (en) | 1986-07-15 | 1986-07-15 | Noise suppresor for television signal |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6320970A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01221015A (en) * | 1988-02-29 | 1989-09-04 | Sony Corp | Noise reducer |
JPH01279675A (en) * | 1988-04-30 | 1989-11-09 | Nec Home Electron Ltd | Spike noise removing circuit |
US5775594A (en) * | 1994-12-09 | 1998-07-07 | Yoshino Kogyosho Co., Ltd. | Sprayer |
JP2009027619A (en) * | 2007-07-23 | 2009-02-05 | Olympus Corp | Video processing device and video processing program |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5925426A (en) * | 1983-07-11 | 1984-02-09 | Nec Corp | Semiconductor circuit |
JPS59176984A (en) * | 1983-03-28 | 1984-10-06 | Toshiba Corp | Reference signal generating circuit |
-
1986
- 1986-07-15 JP JP61165827A patent/JPS6320970A/en active Pending
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