JPS63209090A - アクセスメモリ - Google Patents
アクセスメモリInfo
- Publication number
- JPS63209090A JPS63209090A JP62042106A JP4210687A JPS63209090A JP S63209090 A JPS63209090 A JP S63209090A JP 62042106 A JP62042106 A JP 62042106A JP 4210687 A JP4210687 A JP 4210687A JP S63209090 A JPS63209090 A JP S63209090A
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- 230000015654 memory Effects 0.000 title claims abstract description 47
- 239000011159 matrix material Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプロセッサや、メインフレーム等の
データメモリに用いられるアクセスメモリに関する。
データメモリに用いられるアクセスメモリに関する。
（従来技術とその問題点）
高速で効率の良い計算機システムを開発する場合、プロ
セッサとメモリ装置との間で効率の良いデータ転送を行
えるメモリのインターフェースの設計が重要である。近
年になって、画像メモリを構成するのに便利な２ポート
メモリが開発されている（例えば、日本電気株式会社製
のμＰＤ４１２５６）、従来の２ポートメモリは画像表
示装置側から画像データをラスク状に１次元的に連続し
てアクセスするポートと、計算機側からランダムにアク
セスするポートの２つが設けられ、効率よくアクセスす
ることができた。これらのメモリを一般の科学計算の分
野のためのデータメモリとして使用する場合１次元的な
ベクトル処理には効果があるが、多くの科学計算で用い
られる２次元マトリクスを用いて行及び列方向にアクセ
スが頻繁に行われる用途に対しては余り効果が得られな
いと言う欠点があった。
セッサとメモリ装置との間で効率の良いデータ転送を行
えるメモリのインターフェースの設計が重要である。近
年になって、画像メモリを構成するのに便利な２ポート
メモリが開発されている（例えば、日本電気株式会社製
のμＰＤ４１２５６）、従来の２ポートメモリは画像表
示装置側から画像データをラスク状に１次元的に連続し
てアクセスするポートと、計算機側からランダムにアク
セスするポートの２つが設けられ、効率よくアクセスす
ることができた。これらのメモリを一般の科学計算の分
野のためのデータメモリとして使用する場合１次元的な
ベクトル処理には効果があるが、多くの科学計算で用い
られる２次元マトリクスを用いて行及び列方向にアクセ
スが頻繁に行われる用途に対しては余り効果が得られな
いと言う欠点があった。
そこで、本発明の目的はこの様な従来の欠点を除去し、
小規模のハードウェアでもって２次元のマトリクスデー
タに対し行及び列方向に高速にアクセスすることができ
るアクセスメモリの提供にある。
小規模のハードウェアでもって２次元のマトリクスデー
タに対し行及び列方向に高速にアクセスすることができ
るアクセスメモリの提供にある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
： ２つのポートを持ち一方のポートはランダムに、また他
方のポートは連続して逐次的に読みだすアクセスメモリ
であって、チップに２次元に配列されたメモリセル群と
、該メモリセル群の１つを特定するための行及び列のア
ドレスを入力するアドレスポートと、該アドレスポート
から与えられた行アドレスに基づき前記メモリセル群の
１つの行ベクトルを選択する第１の選択器と、前記アド
レスポートから与えられる列アドレスに基づき列方向に
前記メモリセルを選択する第２の選択器と、前記第１の
選択器によって選択された前記メモリセルの１つの行ベ
クトルを入力し前記アドレスポートから与えられる列ア
ドレスにより所定のメモリセルを選択し第１のアクセス
ポートから出力する第３の選択器と、前記第１の選択器
で選択された行ベクトルを記憶し逐次式に読みだしを行
う第１のシフトレジスタと、前記第２の選択器で選択さ
れた列ベクトルを記憶し逐次式に読みだしを行う第２の
シフトレジスタと、該第１と第２のシフトレジスタの出
力を入力しいずれかを選択して第２のアクセスポートへ
出力する第４の選択器と、アクセスを検出し前記第１の
アクセスポートへのアクセスと前記第２のアクセスポー
トへのアクセスとの選択の制御を行う制御回路とを有す
ることを特徴とする。
： ２つのポートを持ち一方のポートはランダムに、また他
方のポートは連続して逐次的に読みだすアクセスメモリ
であって、チップに２次元に配列されたメモリセル群と
、該メモリセル群の１つを特定するための行及び列のア
ドレスを入力するアドレスポートと、該アドレスポート
から与えられた行アドレスに基づき前記メモリセル群の
１つの行ベクトルを選択する第１の選択器と、前記アド
レスポートから与えられる列アドレスに基づき列方向に
前記メモリセルを選択する第２の選択器と、前記第１の
選択器によって選択された前記メモリセルの１つの行ベ
クトルを入力し前記アドレスポートから与えられる列ア
ドレスにより所定のメモリセルを選択し第１のアクセス
ポートから出力する第３の選択器と、前記第１の選択器
で選択された行ベクトルを記憶し逐次式に読みだしを行
う第１のシフトレジスタと、前記第２の選択器で選択さ
れた列ベクトルを記憶し逐次式に読みだしを行う第２の
シフトレジスタと、該第１と第２のシフトレジスタの出
力を入力しいずれかを選択して第２のアクセスポートへ
出力する第４の選択器と、アクセスを検出し前記第１の
アクセスポートへのアクセスと前記第２のアクセスポー
トへのアクセスとの選択の制御を行う制御回路とを有す
ることを特徴とする。
（実施例）
第１図は本発明の一実施例の構成を示すブロック図であ
る０本図の実施例は２次元状のメモリセル群１０、選択
器１１．１２．１３．１６、シフトレジスタ１４、１５
、制御回路１７を含み構成される。外部からランダムア
クセス要求１０１がくると制御回路１７が応答し先ずア
ドレスポート １００から行アドレスを入力する０選択
器１１は行アドレスをデコードしメモリセル群１０へ行
選択１０５を与える。メモリセル群１０は行選択１０５
により選択された所定の行ベクトル１０６を出力する６
次にアドレスポート １００から列アドレスを入力する
と選択器１３は行ベクトル１０６より所定のメモリセル
のデータを選択し第１のアクセスポート１０３へ出力し
、制御回路１７は一連のアクセス制御を終える。外部か
ら連続アクセス要求１０２がくると制御回路１７は行或
は列方向のアクセス指定１０９により選択器１１（行方
向）或は選択器１２（列方向）を動作させメモリセル１
０へ行選択１０５或は列選択１０８を出力させる。メモ
リセル群１０は行選択１０５或は列選択１０８によって
、行ベクトル１０６或は列ベクトル１０７を出力する０
行ベクトル１０６或は列ベクトル１０１はそれぞれシフ
トレジスタ１４或はシフトレジスタ１５ヘセツトされる
。シフトレジスタ１４或は１５は所定のクロック１１０
により１メモリセルずつはきだし、出力１１１或は１１
２として出す、制御回路１７は、更に選択器１６に対し
行或は列方向指定１０９により対応する行あるいは列の
出力を選択させ、第２のアクセスポート １０４にその
行あるいは列の出力を出させる。
る０本図の実施例は２次元状のメモリセル群１０、選択
器１１．１２．１３．１６、シフトレジスタ１４、１５
、制御回路１７を含み構成される。外部からランダムア
クセス要求１０１がくると制御回路１７が応答し先ずア
ドレスポート １００から行アドレスを入力する０選択
器１１は行アドレスをデコードしメモリセル群１０へ行
選択１０５を与える。メモリセル群１０は行選択１０５
により選択された所定の行ベクトル１０６を出力する６
次にアドレスポート １００から列アドレスを入力する
と選択器１３は行ベクトル１０６より所定のメモリセル
のデータを選択し第１のアクセスポート１０３へ出力し
、制御回路１７は一連のアクセス制御を終える。外部か
ら連続アクセス要求１０２がくると制御回路１７は行或
は列方向のアクセス指定１０９により選択器１１（行方
向）或は選択器１２（列方向）を動作させメモリセル１
０へ行選択１０５或は列選択１０８を出力させる。メモ
リセル群１０は行選択１０５或は列選択１０８によって
、行ベクトル１０６或は列ベクトル１０７を出力する０
行ベクトル１０６或は列ベクトル１０１はそれぞれシフ
トレジスタ１４或はシフトレジスタ１５ヘセツトされる
。シフトレジスタ１４或は１５は所定のクロック１１０
により１メモリセルずつはきだし、出力１１１或は１１
２として出す、制御回路１７は、更に選択器１６に対し
行或は列方向指定１０９により対応する行あるいは列の
出力を選択させ、第２のアクセスポート １０４にその
行あるいは列の出力を出させる。
以上説明したのは読みだしアクセスの場合であるが、書
き込みアクセスの場合は今まで述べたところとは逆のデ
ータの流れで同様に書き込みが行われる。
き込みアクセスの場合は今まで述べたところとは逆のデ
ータの流れで同様に書き込みが行われる。
第２図は本発明の効果を示すために第１図実施例の一応
用例を示すブロック図である。図中の２１゜２２、２３
は何れも第１図のアクセスメモリを語長の方向に多重に
用いて構成したメモリブロックである。科学計算でＭ、
繁に用いられるマトリックスの積を求める場合のデータ
のアクセスの方向を矢印で示している。この例ではメモ
リブロック２１と２２の積を２３に集計する。メモリブ
ロック２１では行方向の連続アクセスが行われ行ベクト
ルｌが読み出され、またメモリブロック２２では列方向
の連続アクセスが行われ列ベクトルｊが読み出され、プ
ロセッサＰでベクトル処理され結果がメモリブロック２
３のロケーション（ｉ、ｊ）にランダムアクセスによっ
て書き込まれる。
用例を示すブロック図である。図中の２１゜２２、２３
は何れも第１図のアクセスメモリを語長の方向に多重に
用いて構成したメモリブロックである。科学計算でＭ、
繁に用いられるマトリックスの積を求める場合のデータ
のアクセスの方向を矢印で示している。この例ではメモ
リブロック２１と２２の積を２３に集計する。メモリブ
ロック２１では行方向の連続アクセスが行われ行ベクト
ルｌが読み出され、またメモリブロック２２では列方向
の連続アクセスが行われ列ベクトルｊが読み出され、プ
ロセッサＰでベクトル処理され結果がメモリブロック２
３のロケーション（ｉ、ｊ）にランダムアクセスによっ
て書き込まれる。
以上の説明で明らかなように本実施例のアクセスメモリ
によれば、科学計算などで行及び列方向の連続したアク
セスが高速に行うことが可能であり、しかもアクセスの
ために厄介なアドレスの計算が不要である。
によれば、科学計算などで行及び列方向の連続したアク
セスが高速に行うことが可能であり、しかもアクセスの
ために厄介なアドレスの計算が不要である。
（発明の効果）
以上説明したように、本発明ではそれぞれメモリセル群
に行及び列方向にベクトル式に一括してアクセスし、結
果を二つのシフトレジスタにストアし、行或は列方向に
配列されたデータに対し列或は行方向に連続して高速に
アクセスすることが可能であり、しかも行或は列のアド
レスを計算しアドレスをその都度メモリへ与える必要の
ないアクセスメモリを実現できる。
に行及び列方向にベクトル式に一括してアクセスし、結
果を二つのシフトレジスタにストアし、行或は列方向に
配列されたデータに対し列或は行方向に連続して高速に
アクセスすることが可能であり、しかも行或は列のアド
レスを計算しアドレスをその都度メモリへ与える必要の
ないアクセスメモリを実現できる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図はその実施例の応用例の動作を説明するためのブロ
ック図である。 １１、１２．１３．１６・・・選択器、１４．１５・・
・シフトレジスタ、１０・・・メモリセル群、１７・・
・制御回路、２１．２２゜２３・・・メモリブロック、
Ｐ・・・プロセッサ。
２図はその実施例の応用例の動作を説明するためのブロ
ック図である。 １１、１２．１３．１６・・・選択器、１４．１５・・
・シフトレジスタ、１０・・・メモリセル群、１７・・
・制御回路、２１．２２゜２３・・・メモリブロック、
Ｐ・・・プロセッサ。
Claims (1)
- ２つのポートを持ち一方のポートはランダムに、また
他方のポートは連続して逐次的に読みだすアクセスメモ
リに於て、チップに２次元に配列されたメモリセル群と
、該メモリセル群の１つを特定するための行及び列のア
ドレスを入力するアドレスポートと、該アドレスポート
から与えられた行アドレスに基づき前記メモリセル群の
１つの行ベクトルを選択する第１の選択器と、前記アド
レスポートから与えられる列アドレスに基づき列方向に
前記メモリセルを選択する第２の選択器と、前記第１の
選択器によって選択された前記メモリセルの１つの行ベ
クトルを入力し前記アドレスポートから与えられる列ア
ドレスにより所定のメモリセルを選択し第１のアクセス
ポートから出力する第３の選択器と、前記第１の選択器
で選択された行ベクトルを記憶し逐次式に読みだしを行
う第１のシフトレジスタと、前記第２の選択器で選択さ
れた列ベクトルを記憶し逐次式に読みだしを行う第２の
シフトレジスタと、該第１と第２のシフトレジスタの出
力を入力しいずれかを選択して第２のアクセスポートへ
出力する第４の選択器と、アクセスを検出し前記第１の
アクセスポートへのアクセスと前記第２のアクセスポー
トへのアクセスとの選択の制御を行う制御回路とを有す
ることを特徴とするアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042106A JPS63209090A (ja) | 1987-02-24 | 1987-02-24 | アクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042106A JPS63209090A (ja) | 1987-02-24 | 1987-02-24 | アクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209090A true JPS63209090A (ja) | 1988-08-30 |
Family
ID=12626715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62042106A Pending JPS63209090A (ja) | 1987-02-24 | 1987-02-24 | アクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209090A (ja) |
-
1987
- 1987-02-24 JP JP62042106A patent/JPS63209090A/ja active Pending
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