JPS63191232A - エミュレーションへの高速エントリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、システム制御プログラムを履行する論理プロ
セッサと共に起るデータ処理装置に関する。各論理プロ
セッサは記憶スペースを含むドメインを割当てられ、ま
たデータ処理装置内の機器に関係づけられる。本発明は
、特定滴にはドメイン記憶スペースへのアクセスに関す
る。

近代的な高速データ処理装置は複数のユーザー環境に適
応される。単一の装置を複数のユーザー環境に適応させ
る１つの方策は、各ユーザーに１台の論理プロセッサを
割当てることを含む。論理プロセッサはあたかもデータ
処理装置の全機器にアクセスするかの如く挙動するが、
システム制御が特定された記憶スペースのドメイン及び
関連ハードウェアへの論理プロセッサのアクセスを制限
する。このようにすると単一装置内の種々の論理プロセ
ッサが記憶装置内において重複することはない。しかし
、ユーザーインターフェイスを簡略化するために、論理
プロセッサの制限されたアクセスはそのプロセッサに対
して透明である。従って、装置内を走る命令及びアドレ
スはそれらが実行される或はデータにアクセスするのに
用いられる特定のドメインを特定することはない。

ドメインは、主記憶装置、チャンネル、操作員機器及び
命令を実行する論理プロセッサからなる処理環境である
。好ましい実施例においては、ドメインは付活されると
、ＩＢＭシステム／３７０動作原理、或はＩＢＭシステ
ム／３７０拡張アーキテクチャ動作原理に述べられてい
る機器を有する。これらのリソースはシステム制御プロ
グラムによって制御され、一括してプログラムのドメイ
ンと呼ばれる。

システム制御プログラムが装置内を引次ぐと、そのドメ
インは必要な記憶の量、チャンネル及び論理プロセッサ
の数を割当てるマクロコードによって付活される。シス
テム制御プログラム及びドメインを割当てるマクロコー
ドは、制御ステートと呼ばれるマシンステートで動作す
る。制御ステートは、システムアドレスを用いてアドレ
スされるシステム記憶装置と呼ばれる主記憶装置専用で
ある。

論理プロセッサ内を走るドメインプログラムとして知ら
れるプログラムは、ユーザーステートと呼ばれるマシン
ステートで動作する。あるドメインに割当てられた主記
憶装置はドメイン記憶装置と呼ばれ、ドメイン記憶装置
アクセスはドメインアドレスを使用する。

時には、制御ステートで走っているプログラムに関して
ドメイン記憶装置内に記憶されているデータにアクセス
する必要がある。これは、例えば後述するエミュレーシ
ョン中に発生する。

データ処理装置はマシン命令として知られる１組の命令
を履行するように設計されている。マシンのアーキテク
チャが定義された後、マシンセット内の命令以外の命令
を履行させたいことが屡々ある。これは、システム記憶
装置内に、新らしい命令をエミュレートするように制御
ステートで起ることができる命令のエミュレーションプ
ログラムを記憶させることによって達成される。

エミュレートされる命令が論理プロセッサによって検出
されると、制御ステートへの分岐が行われ命令はエミュ
レートされる。

制御ステートへ分岐すると、制御ステートで走らされる
エミュレーションルーチンに適用するプログラム例外に
関する試験を行う必要がある。これらの試験にはエミュ
レーションプログラム内に敷線のコードを必要とするの
で、エミュレートされた命令の性能を減することになる
。

また、若干の命令をエミュレートするためには、制御ス
テートで走っているシステム記憶装置内のエミュレーシ
ョンプログラムがドメイン記憶装置内に記憶されている
オペランド或は他のデータにアクセスする必要がある。

上述のように、論理プロセッサが発生する命令及びアド
レスは、特定のアドレスをドメインアドレスとして処理
するのか、或はシステムアドレスとして処理するのかを
特定しない。

エミュレーション中にこのドメインクロスを得るために
、先行技術においては制御ステートで動作してドメイン
記憶装置へのアクセスを行わせるエミユレーション用の
特別命令を特定していた。

しかし特別命令の履行は、ドメインクロッシングアクセ
スを履行できる限られた数の命令にしか過ぎず、履行は
コスト高であった。

本発明は、現存する命令フォーマットを用いてドメイン
記憶装置アクセスとシステム記憶装置アクセスとを区別
する黙示的ドメインアドレス法と呼ぶ新らしい技術を提
供する。

一面において、本発明によるデータ処理装置は、ドメイ
ン記憶スペースを有するユーザードメインとエミュレー
ション記憶スペースを有するエミュレーションドメイン
とを有し、命令のシーケンスを処理する。命令のシーケ
ンスは、ユーザードメイン内の１つの命令を含み、この
命令はエミュレーションドメイン内の命令のエミュレー
ションプログラムを呼出す。装置は、命令のシーケンス
を受けるように接続された複数のフィールドを含む命令
レジスタを具えている。命令レジスタの少なくとも１フ
イールドは、命令の実行に使用されるオペランドに関す
るアドレス情報の位置を識別する。エミュレートされる
命令を受けるように接続されているデコード手段は命令
をデコードして制御コードを発生する。制御コードは、
エミュレーションドメイン内の命令のプログラムを呼出
す分岐信号、及びエミュレーションドメイン内の命令の
プログラムの実行に際してユーザードメイン記憶スペー
、スにアクセスする必要があるか否かを指示するドメイ
ンアクセス制御信号を含む。

分岐信号に応答して、エミュレーションドメインからの
命令のプログラムは順次に命令レジスタへ供給される。

ドメインアクセス制御信号及び命令レジスタ内の１フイ
ールドによって識別された位置に応答して、このシーケ
ンス内の各命令毎に、ユーザードメインへのアクセスが
必要であるが否かを指示するユーザードメインアクセス
信号が発生される。

命令レジスタと通信しているデータ処理装置内のアドレ
ス手段は、記憶手段内に記憶されているオペランドに関
するアドレスを供給する。ユーザードメインアクセス制
御信号及びオペランドアドレスを受けるように接続され
ている記憶手段は、ユーザードメイン及びエミュレーシ
ョンドメインからのオペランドをアドレスによって識別
された位置に記憶する。これらのアドレスは、制御ステ
ート中は通常は記憶手段においてエミュレーションドメ
インアドレスとして解釈される。しかし、本発明によれ
ば、ユーザードメインアクセス信号に応答して、アドレ
スをユーザードメインアドレスと解釈する手段が含まれ
ている。

以上に概要を説明した本発明によるデータ処理装置は、
別の面において、エミュレーションプログラムへエント
リーした時のプログラム例外に関する試験を、制御ステ
ートへの分岐時に迅速に遂行する。デコード手段はエミ
ュレートされる命令に応答して、分岐信号及び分岐試験
信号を含む制御コードを発生する。分岐信号に応答する
手段は装置のプログラム制御を第２のステート即ちエミ
ュレーションステートへ分岐させ、命令をエミュレート
する高速プログラムへ進ませる。分岐試験信号を受ける
手段は、エミュレーシ日ンステートへ分岐した時に進ん
だ高速プログラムは別として、エミュレーションステー
トへ分岐した時にプログラム例外のための試験を行う。

プログラム例外が検出されると、プログラム例外を処理
する別の命令のプログラムへ更に分岐し、特別な処理が
行われる０以上のようにして、エミュレーションプログ
ラムへのエントリが迅速に発生し、エミュレーションは
効率的に進行する。プログラム例外を検出した時だけエ
ミュレーションプログラムへはより厄介なエントリが必
要となる。

黙示的ドメインアドレス法を用いると、制御ステートに
おいて命令のエミュレーション中にドメイン記憶装置へ
のアクセスを使用することが可能な命令セットは、本質
的に、システム記憶装置へアクセス可能な全ての命令を
含むように拡張される。プログラム例外に関する高速試
験を付加したことによって、エミュレーション性能は極
めて高められる。

以下に添付図面を参照して好ましい実施例を詳述する。

先ず、第１図を参照して本発明のデータ処理システム環
境を説明する。次で第２図を参照して本発明の装置の、
エミュレーションプログラムへエントリ中に動作する部
分を説明する。第３図においてはエミュレーションプロ
グラムの動作中に動作する本発明の詳細な説明し、最後
に第４図乃至第７図に基いて本発明の要素の詳細動作を
説明する。

■、之久±人血且翌 第１図は本発明を実施するデータ処理装置を示す。この
データ処理装置は、命令及びオペランドを処理する命令
ユニット／実行ユニット１０、命令及びオペランドを命
令ユニット／実行ユニットｌＯへ供給しまた命令及びオ
ペランドを主記憶装置１２から引出すキャッシュ記憶ユ
ニットＩｔを含む。

命令ユニット／実行ユニットＩＯはライン１７を通して
制御信号及びアドレスをキャッシュ記憶ユニット１）へ
供給する。制御信号の１つは、ドメインアクセス或はシ
ステムアクセスが必要か否かを指示する。データはバス
１８を通して命令ユニット／実行ユニットｌＯに戻され
る。

同様に、キャッシュ記憶ユニット１）はアドレス及び制
御情報をシステムアドレスに移行されている主記憶装置
１２ヘライン１９を通して送る。

データはバス２０を介して主記憶装置１２とキャッシュ
記憶ユニット１）との間に供給される。

命令ユニット／実行ユニット１０の各ユーザーには、ド
メイン記憶装置を含むデータ処理装置内のドメインが割
当てられる。即ち、第１図の主記憶装置１２は、ドメイ
ンｌ記憶装置１３、ドメイン２記憶装置１４、及びドメ
イン３記憶装置１５を有するように示されている。更に
、データ処理装置は、マシンリソース及びシステム記憶
装置１６として知られる主記憶装置の一部へのアクセス
を有する制御ステートで動作する。ドメイン記憶装置と
システム記憶装置とは、個々のドメインへ割当てられた
アドレススペースによって区別される。しかし、あるド
メイン内で動作している論理プロセッサは、処理中にそ
のプロセッサが使用可能なアドレスに拘束されることは
ない。そうではなく、論理プロセッサがイニシャライズ
された時、キャッシュ記憶ユニットはドメイン記憶装置
に対する要求を認知するように、且つ命令ユニット／実
行ユニット１０から供給されるアドレスをドメインアド
レススペース内へ移行するように設定される。

第１図には、装置の特定ユーザーが使用するための入力
／出力機器、チャンネル、ダイレクトアクセス記憶装置
、及び個々のドメインに割当てられている他のリソース
は示されていない。これらの機器は総合的なデータ処理
装置環境内に含まれているものであるが、本発明にとっ
て重要ではない。

本発明は、前述の本発明の詳細な説明したように、命令
のエミュレーションに特定の応用を有する。マシンセッ
ト内に含まれない命令は、システム記憶装置内のエミュ
レーションプログラムへ分岐することによって実行され
、これはユーザーステートを一時的に離れて制御ステー
トに入ることによって実行される。制御ステートにおい
ては、制御ステートにおいて利用可能なマシンリソース
はシステムドメインとして考えることができる。

システムドメインはシステム記憶装置を含む。しかし、
実システムアドレスが制御ステートで走るプログラムに
よって使用されるので、キャッシュ記憶ユニット１）は
、ユーザーステートにおいて行われるように、アドレス
が移行されることはない。

エミュレーション中、装置が制御ステートで動作してい
る場合、履行される命令のオペランドを記憶しているド
メイン記憶装置へのアクセスが屡々必要である。従って
、記憶ユニフ）１）は、ドメイン記憶装置アクセスが行
われドメインアドレススペースへのアドレスの適切な移
行を行い得る時点を告知しなければならない。更に、デ
ータアクセスに必要な他の記憶ユニットパラメータはド
メイン記憶装置へのアクセスを容易ならしめるように処
理される。

Ａ、エミュレーション°１′ステートへのエントリ第２
図は、エミュレーションプログラムへのエントリ中に動
作する本発明による命令ユニットの一部を示す。命令の
シーケンスは、Ｄサイクル命令レジスタ２０１、命令の
実行に際して使用されるオペランドのアドレスを発生す
る手段２０２、Ａサイクル実効アドレスレジスタ２０３
、Ｂサイクルオペランドアドレスレジスタ２０４、Ｘサ
イクルレジスタ２０５、Ｗサイクルレジスタ２０６、及
び複数の制御レジスタ２０７を含むパイプライン２００
を通して供給される。

ライン２０８に印加される命令に応答して制御ストアア
ドレスが手段２０９内で発生し、ライン２１０を通して
制御ストア２１）に供給される。

制御ストア２１）は命令をデユードして制御コードを発
生する手段である。エミュレートすべき命令を受けると
制御コード２１２がアドレスされる。

制御コード２１２の一部はライン２１３に供給されて、
エミュレーションが遂行されることを指示する。ライン
２１３上のコードは制御ストアアドレス発生手段２０９
へ供給される分岐アドレスを発生する手段２１４に印加
される。続くサイクル中に分岐アドレスがライン２１０
を通して制御ストア２１）に供給され、高速援助モード
ＦＡＭとして知られるエミュレーションモードへエント
リするための制御コードが発生される。

次に、エミュレーションプログラム中に使用ささるべき
データアクセス制御を識別するコードがライン２１５に
供給される。データアクセス制御コードＤＡＣはライン
２１５を通してレジスタ２１６へ供給される。命令ユニ
ットパイプライン２００の流れの中で、ＤＡＣレジスタ
２１６の内容はセレクタ２１７で選択され、加算器２１
８を通してＡサイクル実効アドレスレジスタ２０３へ送
られる。ＤＡＣはパイプライン２００を下ってオペラン
ドアドレスレジスタ２０４、オペランド語レジスタ２０
５、結果レジスタ２０６を通り、ＤＡＣＩ１）′４Ｂレ
ジスタ２１９　（ＤＡＣＲ）内に記憶され、エミュレー
ションプログラム中に利用される。ＤＡＣコードの特性
の詳細に関しては後述する。

制御レジスタ２０７は、ドメインＣＰＵステータスレジ
スタ２２０　（ＤＣＰＵＳ）及びプログラムステータス
語レジスタ２２１（ＰＳＷ）をも含む。ドメインＣＰＵ
ステータスレジスタ２２０はライン２２２を通してプロ
グラムステータス語（この好ましい実施例においては高
位部分）をＸサイクルオペランド語レジスタ内へ読込む
ことによってロードされる。プログラムステータス語は
オペランド語レジスタ２０５からＷサイクル結果レジス
タ２０６に供給され、更にそこからドメインＣＰＵステ
ータスレジスタ２２０へ印加される。

レジスタ２２０内のこのドメインＣＰＵステータスコー
ドは、後述するようにエミュレーションプログラムの実
行中にも利用される。プログラムステータス語レジスタ
２２１の内容は、ロードＰＳＷの如き若干のマシン命令
の実行中にロードされる。

本発明によれば、エミュレーションプログラムの高速エ
ントリを容易ならしめるために、若干の高速エントリ試
験２２３が実行される。高速エントリ試験は、ライン２
２４を通して制御コード２１２の一部を高速エントリ試
験回路２２３へ供給することによって識別される。もし
高速エントリ試験２２３に失敗すれば、ライン２２５を
通して手段２１４に信号が供給され、分岐アドレスを発
生させて制御ストアアドレス発生手段２０９を新らしい
制御ストア位置に分岐させ、「通常エントリ」と呼ばれ
る実行モード内のエミュレーションルーチンを処理する
。高速エントリ試験回路２２３に関しては第６図及び第
７図を参照して後述する。

命令の実行に使用されるオペランドのアドレスを発生す
る手段２０２は、複数の汎用レジスタ２２６、加算、器
２１８、セレクタ２１７及び命令プラットホーム２０１
を含む。命令プラットホームは、Ｄφ、ＤＩ、Ｄ２、Ｄ
３及びＤ４で図示されているように複数のフィールドに
分割されている。少なくとも１つの命令フィールドは、
後述の命令のフォーマットに依存して、ライン２２７を
通して供給され、複数の汎用レジスタ２２６から１つの
汎用レジスタ内に位置しているアドレス情報を選択させ
、加算器２１８へのベースアドレスとして供給させる。

従って、命令プラットホーム２０１内の少なくとも１つ
の命令フィールドは、その命令の実行に使用されるオペ
ランドのベースアドレスの位置を識別する情報を含む。

更に、命令の第２フイールドがライン２２８に供給され
、セレクタ２１７を通して加算器２１８への第２の入力
として印加される。ライン２２８を通して供給される命
令の第２フイールドと汎用レジスタ２２６から供給され
るベースアドレスとを加算すると、Ａサイクル実効アド
レスレジスタ２０３へ供給されるオペランドのアドレス
が得られる。

実効アドレスレジスタ２０３から、アドレスは記憶ユニ
ットへ供給されてデータが引出され、このデータは記憶
ユニットからＸサイクルオペランド語レジスタへ供給さ
れる。

第２図は制御レジスタ２０７のローディング及びエミュ
レーションプログラムへ分岐させるイベントのシーケン
スを示し、ている。制御レジスタ２０７は、レジスタ２
０３から供給されるアドレスの解釈のために記憶ユニッ
トへ供給されるインターフェイス信号の発生に使用され
る（後述）。

Ｂ、エミュレーション　のφ 第３図は、エミュレーションプログラムの走行中に本発
明によって影響される命令ユニット及び記憶ユニットの
一部を示す。第３図並びに第２図に示す命令ユニットの
部分は、命令プラットホーム３０１（第２図の２０１）
、データアクセス制御コードレジスタ３１９（第２図の
２１９）、ドメインＣＰＵステータスレジスタ３２０（
第２図の２２０）、及びプログラムステータス語レジス
タ３２１　（第２図の２２１）を含む。命令の実行に用
いられるアドレスを発生する手段３０２は、汎用レジス
タ３２６、加算器３１８、及び命令プラットホーム３０
１を含む。少なくとも１つの命令フィールドがライン３
２７に供給されて汎用レジスタ３２６の選択を制御し、
加算器３１８へベースアドレスを供給させる。命令プラ
ットホーム３０１の少なくとも１つの他のフィールドが
ライン３２日から加算器３１８に供給され、ベースアド
レスに加算されてオペランドアドレスが発生し、実効ア
ドレスレジスタ３０３へ供給される。実効アドレスレジ
スタ３０３内のアドレスはライン３３０を通して全体を
３３１で示す記憶ユニットへ供給される。更にこのアド
レスは命令ユニットパイプラインを通してＢサイクルオ
ペランドアドレスレジスタ３０４へも供給される。命令
ユニットパイプラインの残余部分に関しての説明は省略
する。

命令プラットホーム３０１内のある命令は、ライン３８
１を通して複数の命令フィールドを命令デコード手段３
３２へ供給する。更に、制御ストア２１）　（第２図）
からの制御ストアタグがライン３２９を通して命令デコ
ード手段３３２へ供給される。手段３３２における命令
のデコードに応答してライン３３３に制御信号が発生し
、これらの信号は命令ユニット／記憶ユニットインター
フェイス論理回路３３４へ供給される。命令ユニット／
記憶ユニットインターフェイス論理回路３３４の詳細は
第５図を参照して後述する。

また、あるオペランドのベースアドレスを保持している
汎用レジスタを識別する命令フィールドは、ドメイン記
憶装置アクセス検出論理回路３３５へも供給される。こ
のドメイン記憶装置アクセス検出回路３３５の詳細は第
４図を参照して後述する。この回路３３５はライン３３
８上にドメイン記憶装置アクセス信号を発生して命令ユ
ニット／記憶ユニットインターフェイス論理回路３３４
へ供給する。

命令ユニット／記憶ユニットインターフェイス論理回路
３３４は、更に、ライン３３９を通してドメインアクセ
ス制御レジスタ３１９から他の制御信号も受けている。

またドメインＣＰＵステータスレジスタ３２０はライン
３４０を通してインターフェイス論理回路３３４へ制御
信号を供給し、プログラムステータス語レジスタ３２１
はライン３４１を通してインターフェイス論理回路３３
４へ制御信号を供給している。

インターフェイス論理回路３３４は制御信号を発生して
記憶ユニット３３１へ供給する。これらの制御信号は、
実効アドレスレジスタ３０３がらライン３３０を通して
供給されるアドレスに応答してデータを取出すのに用い
られる。これらの制御信号はうイン３４２上のアドレス
モード信号、ライン３４３上のシステムアクセス信号、
ライン３４４上の仮想アドレス信号、ライン３４５上の
二次アドレススペース信号、ライン３４６上のキーチェ
ック禁止信号、及びライン３４７上の低アドレス保護禁
止信号を含む。

ライン３４２上のアドレスモード信号は、２４ビツト或
は３１ビツトの何れのアドレスが供給されているのかを
決定することによって、ライン３３０上に供給されるア
ドレスのモードを制御する。

ライン３４３上のシステムアクセス信号は、記憶ユニッ
トがライン３３０上のアドレスをシステムアドレス、或
はドメインアドレスの何れがとして応答する態様を制御
する。システム制御プログラムがセットアツプされると
、記憶ユニットのレジスタ３４８内にシステム記憶装置
内のドメイン限界を限定するパラメータがロードされる
。システム制御ステートに割当てられているアドレスも
レジスタ３４９内にシステム限界として記憶される。シ
ステム限界及びドメイン限界は、ライン３４３上のシス
テムアクセス信号によって制御されているセレクタ３５
０に供給され、システム限界或はドメイン限界の何れか
が選択される。ライン３３０上のアドレスはコンパレー
タ３５１において、選択されたシステム限界或はドメイ
ン限界と比較され、アクセスのための有効アドレスが供
給されたか否かが決定される。もしこのアドレスが有効
アドレスでなければ、アドレス例外信号がライン３５２
上に発生する。

システムアクセス信号は、キャッシュ内のアドレスに対
して遂行される移行の種類を決定するのにも用いられる
。ドメインアドレスは仮想アドレス或は実アドレスの何
れであってもよい。もし仮想アドレスであれば、移行に
は移行ルックアサイドバッファ３５３が使用される。ま
たもし実アドレスであればドメインベース調整機構３５
４が用いられてドメイン内のシステムアドレスへのアド
レスが調整される。もしそれがドメインアクセスでなけ
れば移行或はドメインベース調整は不要である。

従って３５５に示すように移行のモードを制御するため
に、ライン３４４上の仮想アドレス信号とライン３４３
上のシステムアクセス信号の組合せが使用されるのであ
る。

ＩＢＭ、／３７０アーキテクチャに特定されているよう
なデユアルアドレススペース命令に対しては、ライン３
４５上の二次アドレススペース信号が一次及び二次記憶
装置へのアクセスを制御する。

−次及び二次アドレススペースの位置はそれぞれ制御レ
ジスタ１３５６及び制御レジスタ７３５７内に特定され
ている。ライン３４５上の二次アドレススペース信号は
セレクタ３５８を制御してダイナミックアドレス移行回
路３５９へ適切な識別名を供給させる。

ライン３４６上のキーチェック禁止信号は、りグアクセ
スキー及びユーザー記憶装置キーがそれぞれレジスタ３
６１及び３６２内に記憶されている値によって指示され
るものと整合しない時の、ライン３６０上の保護例外信
号の発生を、禁止する。

ライン３４７上の低アドレス保護信号は、低アドレス保
護検出回路３６４が低アドレス領域内にライン３３０か
らのアドレスを検出した時ライン３６３上に保護例外信
号を発生するのを、禁止する。

図から明白なように、記憶ユニットはライン３３０から
アドレスを受け、複数の制御信号に応答してそれを処理
する。オペランドを取出すために記憶ユニットにアドレ
スを供給する各命令毎に、ライン３４３上のシステムア
クセス信号はシステムアドレスが供給されているのか、
或はドメインアドレスが供給されているのかを特定する
。しかし、上述のように、命令プラットホーム３０１は
システム或はトメ、インアクセスが行われていることを
特定するフィールド或はビットを含んでいない。本発明
によれば、ドメインアクセス制御レジスタ３１９内に記
憶されているエミュレーションプログラムへエントリす
ると制御コードを発生して黙示的ドメインアドレッシン
グを一可能ならしめる手段が設けられている。ドメイン
記憶装置アクセス検出論理回路３３５は１．オペランド
アドレスの発生に使用される汎用レジスタを特定する命
令からのフィールドの内容と、汎用レジスタの予め選択
された範囲とを比較して、ある命令のためにドメインア
クセスが必要か否かを決定する。ドメイン記憶装置アク
セス検出論理回路３３５もライン３３６を通して命令デ
コード手段３３２から、詳細を後述する命令フォーマッ
トを識別する若干の制御信号を受ける。ドメインアクセ
ス制御信号はうイン３３８を通して命令ユニット／記憶
ユニットインターフェイス論理回路３３４に供給され、
ライン３４３上にシステムアクセス信号を発生させる。

更に、本発明によれば、ドメインアクセス制御レジスタ
３１９は他の信号をも記憶しており、これらの信号はド
メインＣＰＵステータスレジスタ３２０内に記憶されて
いる制御信号と組合ってプログラムステータス語レジス
タ３２１からインターフェイス論理回路３３４へ供給さ
れる信号を無効ならしめる。これらの制御信号は、制御
ステートで動作中のエミュレーションプログラムからド
メインアドレスにアクセス中に、ライン３４２上にアド
レスモード信号、ライン３４５上に二次アドレス信号、
ライン３４６上にキーチェック禁止信号、及びライン３
４７上に低アドレス保護禁止信号を発生させる。本明細
書に記載されている特色を以下に説明する。

Ｃ８！、示　ドメインアドレッシング 「黙示的ドメインアドレッシング」を用いると、「制御
ステート」からドメイン記憶装置にアクセスするのに使
用できる命令セットは、システム記憶装置にアクセス可
能な本質的に全ての命令を含むまでに拡張される。シス
テム汎用レジスタＧＰＲ３２６の特定範囲は（それらを
ベースアドレスを提供するように用いた場合には）、随
意的に、暗黙のドメインアドレッシングを生じさせるこ
とができる。これらのレジスタを「ドメインアドレッシ
ングベースレジスタ」、略としてＤＡＢＲと名付ける。

「黙示的ドメインアドレッシング」はＤＡＣＲ３１９内
のｒＤＡＢＲ付活制御」ビットを介して付活される。「
黙示的ドメインアドレッシング」が付活され、「ドメイ
ンアドレッシングベースレジスタ」がオペランドのアド
レスに用いられている場合には、常に「システムアドレ
ッシング」を使用する或は常に「ドメインアドレッシン
グ」を使用すると明確に特定されている基準を除いて、
「システムアドレッシング」に代って「ドメインアドレ
ッシング」が用いられる。

Ｄ、ドメインアドレッシングベースレジスタ（ＤＡＢＲ
＞ システムＧＰＲ２−７は［ドメインアドレッシングベー
スレジスタＪ　　（ＤＡＢＲ）と名付けられている。こ
れらは、「黙示的ドメインアドレッシング」が付活され
且つこれらがある命令の特定しジスタフイールド（単数
或は複数）に特定されている場合を除いて、他のシステ
ムＧＰＲと同じように動作する。この場合、以下のケー
スにおける関連オペランドに対して「ドメインアドレッ
シング」ルールが適用される（実効アドレス計算及び主
記憶装置へのアドレスの両方或は何れか一方を遂行する
際に）ニ ー仮想アドレスである命令オペランド。

−論理アドレスである命令オペランド。

−実アドレスである命令オペランド。

以下のケースに対しては「黙示的ドメインアドレッシン
グ」は決して適用されない。

−命令アドレス。

−ｐｓｗのアドレス、割込みコード、及び割込み中に゛
使用される関連情報。

一ヘースアドレスにオフセットとしてハードウェアによ
って加算されるアドレス。この場合ペースアドレスはア
ドレッシングの型を決定する。

−アドレスとして使用されないオペランドアドレスのフ
ォーメーション。

次表は、関連するシステムＧＰＲがＤＡＢＲとして活動
時に、「制御ステート」における各命令フォーマット毎
のレジスタフィールド（各オペランドによってアドレス
するＤＡＢＲを指定する）を示す。

ＤＡＢＲとして使用されるペースレジスタ：セ ＋＼＋＼Φ ｇ　　　　　　　　　　　　　　　　　　　　　　　　
ψ　αＥ、ドメインアクセスｊｆＮ′ 「ドメインアクセス制御」は各記憶装置オペランド毎に
黙示的ドメインアドレッシングを付活する。ＤＡＢＲの
２範囲を付与するために２ビツトが限定される。しかし
、これは各ＤＡＢＲ毎に１制御ビツトを付与するように
一般化できる。

各制御ビットは、ＤＡＢＲの特定のセットに対して黙示
的ドメインアドレッシングが使用されるか否かに依存し
て、独立的にセット可能である。

ドメインアクセス制御ビットはエミュレートされる命令
の制御語内に限定され、制御ステートマシン命令によっ
て扱うことができる。

高速援助モードＦＡＭにおいては、現行ＰＳＷのフィー
ルドは無効にされる。プログラム実行は実効ＰＳＷによ
って制御される。動作はＥＣモード及び多くの割込みが
不能化されたスーパーバイザステートにある。システム
記憶装置アクセスに対して３１ビツトの実アドレッシン
グが使用され、プログラムイベント記録（ＰＥＲ）は不
能化される。システム記憶装置アクセス用ＰＳＷキー（
システムキー）は、ドメインが付活されるとマクロコー
ドによってセットされる。

ＦＡＭ中のドメイン記憶装置アクセスを制御する実効Ｐ
ＳＷは、「ドメインＣＰＵステータス」（ＤＣＰＵＳ）
と呼ばれる。ＦＡＭ中のＤＣＰＵＳは、エミュレートさ
れる命令に対して有効であったＰＳＷである。このＰＳ
ＷはＦＡＭエントリルーチンの一部として捕捉され、シ
ステムレジスタ内に配置される。これはユーザー制御モ
ードを特定し； 一制御レジスタ９．１０及び１）によって制御されるド
メイン基準に対するＰＥＲ −ｏダイナミックアドレス移行 ０アドレツシングモード Ｏドメインキー ０アドレススペース制御 に関係づけられたドメインアドレッシングを制御する。

ＦＡＭにおいては、ＤＣＰＵＳは制御ステートに限定さ
れた命令を用いて変更することができる。これは新しい
ＰＳＷをロードするのと同等である。

「ドメインアクセス制御」は、ドメイン記憶装置アクセ
スに伴うＰＳＷ内の種々のビットを扱うことができる。

この便益を「ドメインアクセス制御」と呼ぶ。［ドメイ
ンアクセス制御」は、ＤＣＰＵＳ及び制御レジスタ（こ
の制御がなければドメインアドレッシングを制御する）
の両方或は何れか一方の若干のフィールド、並びに黙示
的ドメインアドレッシングに用いられる［ドメインアク
セスペースレジスタＪ　　（ＤＡＢＲ）の付活を制御す
るために供給されるビットに対する無効作用を特定する
。これによって、エミュレーションルーチンはドメイン
ＰＳＷを変更することなくこれらの機能を処理する能力
を持つ。これは、エミュレーションに必要な多数の命令
を減少させることになり、エミュレーションルーチンの
効率を改善する。「ドメインアクセス制御」は［ドメイ
ンアクセスＷｄｌ　ＪＢレジスタＪ　　（ＤＡＣＲ）内
に収容されている。ＤＡＣＲはＦＡＭエントリ中にエミ
ュレートされた命令の制御語からロードされ、制御ステ
ートマシン命令によってエミュレーションルーチン内に
おいて変更可能である。

ドメインアクセス制御フォーマット ２４　２日　　　　　　３１ １−保留 Ｓ＝二次アドレッシング無効；移行を受けるドメインア
ドレッシング記憶装置基準のために二次仮想アドレッシ
ングを使用せよ（実効ＤＣＰＵＳのＳビットを無効さと
する・・・・・・・・１として処理する）。

もし実効ＤＣＰＵＳがＥＣモードを特定していれば、こ
の制御のセツティングは無視される。

Ｐ＝ニドメイン次アドレッシング無効：移行を受けるド
メインアドレッシング記憶装置基準のために一次仮想ア
ドレッシングを使用せよ（実効ＤＣＰＵＳのＳビットを
無効とする・・・・・・０として処理する）。

もし実効ＤＣＦ’ＵＳがＥＣモードを特定していれば、
この制御のセツティングは無視される。

Ｒ−ドメインＰＥＲ記憶装置変更無効ニドメインアドレ
ッシング記憶装置基準のためにＰＥＲ記憶装置・変更・
イベント試験を抑圧せよ（ＣＲ９ビット２を無効とする
・・・・・・Ｏとして処理する）。

Ｔ＝ニドメイン行無効：、論理的ドメインアドレッシン
グ記憶装置基準のために移行を抑圧せよ（実効ＤＣ’Ｐ
ＵＳのＴビットを無効とする・・・・・・０として処理
する）。

Ａ＝ニドメインアドレッシングモード効；ドメインアド
レスのために３１ビツト実効アドレ・ノシング発生ルー
ルを使用せよ。（実効ＤＣＰＵＳの（Ａ）を無効とする
・・・・・・１として処理する）。

この制御は実効ＤＣＰＵＳがＥＣモード或はＥＣモード
を特定しているか否かに拘わらず効果を生ずる。

Ｃ＝ＤＡＢＲ付活制御１ニジステムＧＰＲ４−７をＤＡ
ＢＲとする暗黙ドメインアドレッシングを付活せよ。

Ｄ＝ＤＡＢＲ付活制′４付活制御４′ｎ２ニジステムＧ
ＰＲ２ＢＲとするため暗黙ドメイン基準レ・ノシングを
付活せよ。

注：ビットＣ及びＤが共に１であってよい。この場合指
定されたシステムＧＰＨの両組はＤＡＢＲとして活動す
る。

Ｌ＝ニドメインアドレス保護無効ニドメインアドレッシ
ング記憶装置基準のために低アドレス保護を抑圧せよ（
ＣＲＯビット３を無効とする・・・・０として処理する
）。

Ｋ＝ニドメインキー護無効ニドメインアドレッシング記
憶装置基準のためにキー保護を抑圧せよ（実効ＤＣＰＵ
Ｓキーフィールドを無効とする、ビット８−１）・・・
・・・・・０として処理する）。

次表は「ドメインアクセス制御」の作用を要約したもの
である。

マ　マ　Ｙ　　ｆｆ　　Ｙ　　工　　Ｑ）Ｙ　　ヤ六べ
べ＼＼くく１人 ！！！！−〇〇二！ ＋１）＋１）１）１ （１）Ｑ、Ｃ１：←くＱロー× １、無効制御は以下の如く動作する。

あるビットがオンの時、ＦＡＭ中のＣＰＵによる全ての
ドメインアドレッシングの対応部分が無効になる。なる
ビットがオフの時、それに対応する無効作用は破棄され
、ドメインアドレッシングは通常の如く進行する（Ｄ　
ＣＰ　Ｕ　Ｓ、制御レジスタ等の制御の下に）。

２、　　ＤＡＢＲ付活制御は、ドメインアドレッシング
ルールを適用するか否かを決定する際のＤＡＢＲの使用
を制御する。

もしあるビットがオフであれば、システムＧＰＲの関連
セットは他のシステムＧＰＲと同等に動作する。もしあ
るビットがオンであれば、システムＧＰＲの関連セット
はＤＡＢＲとして活動する。これらのシステムＧＰＲの
１つを論理アドレッシング或は実アドレッシングのため
のベースとして使用する時には、ドメインアドレッシン
グルールを適用させられる。

■、黙六・ドメインアドレッシング　　伊ドメイン記憶
装置アクセス論理回路３３５の論理図を第４図に示す。

この論理回路は、現行の記憶装置アクセスが「ドメイン
記憶装置アクセス」（ＤＳＡ）であるか否かを確定する
。

命令０ＰＣＯＤＥフイールドＤφ（２バイト０ＰＣＯＤ
ＨにおいてはＤφ、Ｄｌ、Ｄ２）は論理回路４３２にお
いて命令フォーマットの型にデコードされる。ライン４
４０．４４１及び４４２上の信号によってそれぞれ示さ
れているように、ＲＲ，ＲＲＥ及びＳＳフォーマットだ
けがデコードされる。他の全てのフォーマットは同一位
置にそれらのＤＡＢＲを有している。命令デコーディン
グによって、記憶装置アクセスが第１記憶装置オペラン
ドを含むか否かの確立も行われる。これは、ＳＳフォー
マット命令（記憶装置オペランドが２つ存在し、各オペ
ランドがそれ自体の独特なりＡＢＲを有する）のような
場合に重要である。

若干のＲＲフォーマット命令も２つの記憶装置オペラン
ドを有している。ライン４４４上のｒＯＡＲ１アクセス
」なる語は、第１記憶装置オペランドがアクセスされつ
つあることを示す。即ち、ＳＳフォーマットに対するＢ
ｌと、ＲＲフォーマットに対するＲ１である。他の全て
のフォーマットは１つの記憶装置オペランドしか有して
いないから、ｒＯＡＲ１アクセス」はＢ１或はＢ２オペ
ランドの何れかに適用される。

他の３つの機能信号が命令デコード手段４３２から供給
される。即ち、 ■）　ライン４４３上のＤＦ　Ｉ　ＳＴ信号。これは命
令アルゴリズムの第１の流れ即ちシーケンスを表わす。

２）　ライン４４５上のユーザー信号。これはプロセッ
サがユーザーステートにある（即ちＦＡＭ或は制御ステ
ートではない）ことを表わす。

３）　ライン４４６上のＤＳＡ不能化信号。これは、例
えばシステムアドレスを必要とする分岐命令のような若
干の命令の型に対してドメイン記憶装置アクセスを禁止
するデコードである。

ライン４４７上のドメインアクセス制御レジスタビット
２８及びライン４４８上の同じくビット２９はそれぞれ
システムＧＰＲ４−７及び２−３をＤＡＢＲとする暗黙
のドメインアドレッシングを付活する。

第４図は、第３図に番号３３５で示したドメイン記憶装
置アクセス論理回路の実施例の論理図である。命令プラ
ットホームは、前述のように複数のプロセッサＤφ−Ｄ
４に細分されている。命令のフォーマットに依存して、
特定フィールドが汎用レジスタからのペースアドレスへ
のアクセスに使用される。即ち、ＤＩ、Ｂ２或はＢ３フ
ィールドの何れかを汎用レジスタの特定に使用できる。

従ってドメイン記憶装置アクセス論理回路は、Ｄ１フィ
ールドを比較してそれが４乃至７の範囲内にあるレジス
タを特定しているか否かを決定する手段４４９、及びＤ
１フィールドが２乃至３の範囲内にあるかを決定する手
段４５０を含む。これらの手段はライン４５１を通して
Ｄ１フィールドの内容を受けるように接続されている。

Ｂ２フィールドの内容はライン４５２を通して手段４５
３に供給されてＢ２が４乃至７の範囲内にあるか否かが
検出され、また手段４５４に供給されてＢ２乃至３の範
囲内にあるか否かが検出される。

Ｂ３フィールドはライン４５５を通して手段４５６に供
給されてＢ３が４乃至７の範囲内にあるか否かが決定さ
れ、また手段４５７に供給されてＢ３が２乃至３の範囲
内にあるか否かが決定される。明らかに、ドメインアク
セスペースレジスタのために用いられる汎用レジスタの
範囲は随意であり、ユーザーに適合する任意の範囲から
選択可能である。

ドメインアクセス制御レジスタ４１９からのビット２８
及び２９の値に依存して、範囲４乃至７、或は２乃至３
の何れか、或は両者がドメインアドレスペースレジスタ
範囲として特定される。胤ち、ＡＮＤゲート４５８はラ
イン４４７からのビット２８及び手段４４９の出力を入
力として受け、範囲４乃至７内のドメインアクセスペー
スレジスタがフィールドＤ１によって特定されている時
に真出力を発生する。

ＡＮＤゲート４５９は入力として手段４５０の出力とラ
イン４４８上のドメインアクセス制御卸レジスタからの
ビット２９とを受け、範囲２乃至３内のドメインアドレ
スペースレジスタがフィールドＤ１によって特定されて
いる時に真出力を発生する。同様に、ＡＮＤゲート４６
０は手段４５３の出力とライン４４７からのビット２８
とを入力として受け、ＡＮＤゲート４６２は手段４５６
の出力とライン４４７を通してドメインアクセス制御レ
ジスタからのビット２８とを受ける。へＮＤゲ−）４６
０及び４６２の出力は範囲４乃至７内のドメインアドレ
スペースレジスタがそれぞれフィールドＤ２或はＢ３に
よって特定されている時に真となる。

ＡＮＤゲート４６１及び４６３はそれぞれ手段４５４及
び４５６の出力と、ライン４４８を通してドメインアク
セス制御レジスタからのビット２９とを入力して受けて
いる。ＡＮＤゲート４６１及び４６３の出力は、範囲２
乃至３内のドメインアドレスペースレジスタがそれぞれ
フィールドＤ２或はＢ３内に特定されている時に真とな
る。

ＡＮＤゲート４５８及び４５９の出力はライン４７１に
供給され、フィールドＤＩにおいてドメインアドレスペ
ースレジスタを特定する命令フォーマットからのドメイ
ンアクセスを指示する。

ＡＮＤゲート４６１及び４６０の出力はライン４７２に
供給され、フィールドＤ２に関してドメインアドレスペ
ースレジスタを特定する命令フォーマントによるドメイ
ンアクセスを指示する。

ＡＮＤゲート４６２及び４６３の出力はライン４７３に
供給され、フィールドＤ３に対してドメインアドレスペ
ースレジスタを特定する命令フォーマットからのドメイ
ン記憶装置アクセスを指示する。

ＡＮＤゲート４６４は入力としてライン４４０上のＲＲ
フォーマット信号、ライン４７１上のＤＩフィールドド
メインアクセス信号、及びライン４４４上の０ＡＲＩア
クセス信号（ＯＡＲＩ）を受け、ライン４７４上のＲＲ
フォーマットの第１オペランドへのドメインアクセスに
対して真出力を発生する。

ＡＮＤゲート４６５は入力としてライン４４０上のＲＲ
フォーマント信号、ライン４４４上のＯＡＲｌアクセス
信号の否定、及びライン４７２上のＤ２フィールドドメ
インアクセス信号を受ける。ゲート４６５はライン４７
４上に、Ｄ２フィールドからのドメインアクセスを特定
するＲＲフォーマット命令に対して、且つライン４４４
上の信号によって表わされる第１オペランドアクセスが
否定された時に真の出力を発生する。

ＡＮＤゲート４６６は、ＰＲＥフォーマット内の命令が
、フィールドＤ２からのドメインアドレスに関するオペ
ランドアドレスレジスタからの第１のアクセスに対して
且つ命令の第１の流れが否定された時にライン４７４上
に真の出力を発生する。

ＡＮＤゲート４６７は、フィールドＤ３からドメインア
クセスが要求された時に命令の第１の流れの中のＳＳフ
ォーマットの命令に対して真の出力を発生する。この出
力はライン４７５に供給される。

ＡＮＤゲート４６８は、ＳＳフォーマットの命令が供給
された時に、且つそれが第１のアドレスではなく、また
フィールドＤ３から特定されたドメインアドレスレジス
タに関する第１の流れではないと真の出力を発生する。

ＡＮＤゲート４６９は、ＳＳフォーマットの命令が第１
の流れではなく且つライン４７６との信号が真である時
にＳＳフォーマットの命令に対してライン４７４上に出
力を発生する。

ＡＮＤゲート４７０は、あるドメインアドレスペースレ
ジスタがフィールドＤ３から特定された時、第１の０Ａ
Ｒ１アクセス中に、ＲＲ，ＲＲＥ及びＳＳ以外の全ての
命令フォーマントに対してライン４７４上に真の信号を
発生する。

ＡＮＤゲート４６７の出力はライン４７５を通してドメ
イントリガラッチ４７７に供給され、ラッチ４７７はラ
イン４７６上に信号を供給してＡＮＤゲート４６９の出
力を制御する。

ライン４７４及び４７５上の信号はＯＲゲート４７８に
供給され、ＯＲゲート４７８はライン４７９上に出力を
発生する。ＡＮＤゲー１−４８０はうイン４７９上の信
号、ライン４４５上のユーザー信号の否定、及びライン
４４６上のＤＳＡ不能化信号の否定に応答して、ライン
４９９上にドメイン記憶装置アクセス制御信号を発生す
る。

ドメイン記憶装置アクセス制御信号（Ｄ　Ｓ　Ａ）の設
計式は以下の通りである。

ＲＲフォーマット＆−ＩＤＳＡ不能化＆］ユーザー＆（
ＯＡＲＩアクセス＆　（（Ｄｌ＝４７７）＆ＤＡＣＲ＜
２８＞＋　（Ｄ１＝２　：　３）＆ＤＡＣＲ＜２９＞）
　＋１０ＡＲ１アクセス＆（Ｄ２＝４　：　７）＆ＤＡ
ＣＲ＜２８＞＋（Ｄ２＝２　：　３）＆ＤＡＣＲ＜２９
＞）　）＋ＲＲＥフォーマット＆−ＩＤＳＡ不能化＆］
ユーザー＆、ＤＦＩＳＴ＆０ＡＲ１７クセス（（Ｄ２＝
４　：　７）＆ＤＡＣＲ＜２８＞＋（Ｄ２＝２　：　３
）＆ＤＡＣＲ＜　２９　＞）＋ＳＳフォーマツ１．＆−
ＩＤＳＡ不能化＆］ユーザー＆　（ＤＦ　Ｉ　ＳＴ＆Ｏ
ＡＲ１アクセス＆（（Ｄ３＝４　：　７）＆ＤＡＣＲ＜
２８＞＋（Ｄ３＝２　：　３）＆ＤＡＣＲ＜２９＞＋−
１ＤＦＩＳＴ＆コ０ＡＲ１アクセス＆（（Ｄ３＝４　：
　７）＆ＤＡＣＲ＜２８＞＋（Ｄ３＝２　：　３）＆Ｄ
ＡＣＲ＜２９＞＋−１ＤＦ　ｒｓＴ＆ＯＡＲ１アクセス
＆ドメイントリガ）＋−ＩＲＲフォーマット＆］ＰＲＥ
フォーマット＆−１ＳＳフォーマット＆−ＩＤＳＡ不能
化＆］ユーザー＆ＯＡＲ１アクセス＆（（Ｄ３＝４　：
　７）＆ＤＡＣＲ＜２８＞＋（Ｄ３＝２１）＆ＤＡＣＲ
＜２９＞） “］ユーザー”項は制御ステート、特にＦＡＭに対して
ドメインアドレッシングを許容するものである。

ＲＲフォーマットに関して、第１記憶装置オペランド（
ＯＡＲＩアクセス）は命令のＲ１フィールドをＤＡＢＲ
として使用する。このフィールドはＤ１命令プラットホ
ームフィールド内に含まれる。項“Ｄ１＝４　：　７”
はＲ１フィールドが４と７との間の値を有していること
を表わし、ＤＡＣＲビット２８と論理積されてドメイン
記憶装置アクセスを付活する。同様に、“ＤＩ＝２：３
”項はＲ１フィールドが２或は３の値を有していること
を表わし、ＤＡＣＲビット２９と論理積されてＤＳＡを
付活する。

ＲＲフォーマット命令の第２記憶装置オペランド（−１
０ＡＲ１アクセス）に関する「ドメイン記憶装置アクセ
ス」を付活するためにＲ２アドレス（Ｄ２命令プラット
ホームフィールド内）はＤ２＝４ニア項とＤＡＣＲビッ
ト２８との論理積或はＤ２＝２７３項とＤＡＣＲビット
２９との論理積を有するＤＡＢＲとして使用される。

ＰＲＥフォーマット命令に対しては、Ｒ２フィールドは
第１命令サイクル（ＤＦＩＳＴ）内のＤ２命令プラット
ホームフィールドへ移動される。

従ってこのサイクルにおいてはＰＲＥフォーマットに関
する記憶装置要求は供給することができない。第１ナイ
クル（］ＤＦＩＳＴ）の後、“ＯＡＲ１アクセス”で表
わされる記憶装置オペランドアクセスはＢ２フィールド
をＤＡＢＲとして使用する。従ってＤ２＝４　：　７及
びＤＡＣＲビ７ト２８或はＤ２＝２　：　３及びＤＡＣ
Ｒビット２９が［ドメイン記憶装置アクセス」を生じさ
せる。

ＳＳフォーマット命令に関し；第１記憶装置オペランド
（ＯＡＲＩアクセス）は第１命令流（ＤＦＩＳＴ）内に
アクセスすることができる。

Ｂ１フィールドは命令プラットホームのＤ３フィールド
内に含まれる。従ってＤ３＝４　：　７がＤＡＣＲビッ
ト２８と論理積されるか、或はＢ３−２：３がＤＡＣＲ
ビット２９と論理積されて「ドメイン記憶装置アクセス
」を付活する。

第１命令流が終了すると、Ｂ３フィールドはＢ２データ
で更新され、Ｂｌデータフィールドは失われる。「ドメ
イントリガ」と呼ばれるトリガは、もし「ドメイン記憶
装置アクセス」状態が活動であれば、このサイクルにお
いてセットされる。

「ドメイントリガ」は ＤＦＩＳＴ＆］ユーザー＆ＳＳフォーマット＆（（Ｄ３
＝４　：　７）＆ＤＡＣＲ＜２８＞＋　　（Ｄ３＝２　
：　３）＆ＤＡＣＲ＜２９＞） によってセットされる。次で、第１記憶装置アクセス（
ＯＡＲＩアクセス）が発生すると、「ドメイントリガ」
がオンであれば「ドメイン記憶装置アクセス」が得られ
る。第２オペランド（−１０ＡＲ１アクセス）に関して
は、Ｂ２フィールドが命令プラットホームのＤ３フィー
ルド内へ移動させられる。従って、第１命令流 （−１ＤＦ　Ｉ　ＳＴ）の後は、「ドメイン記憶装置ア
クセス」は、Ｄ３＝４　：　７とＤＡＣＲビット２８と
の論理積か、或はＤ３＝２　：　３とＤＡＣＲビット２
９との論理積が活動の時に指示されることになる。

他の全ての命令フォーマントに対しては、１つの記憶装
置オペランドだけしか存在せず、これは命令のＢ１或は
Ｂ２フィールドの何れかであってよい。これは命令プラ
ットホームのＤ３フィールド内に存在している。従って
、これらのフォーマット（−１ＲＲフオーマツト＆］Ｐ
ＲＥフオーマツ）＆−ＩＳＳフォーマット）に対しては
、記憶装置アクセス（ＯＡＲＩアクセス）が活動の時に
Ｄ３＝４ニアとＤＡＣＲビット２８との論理積、或はＤ
３＝２　：　３とＤＡＣＲビット２９との論理積によっ
て付活される。

■、ドメインアクセス１′日 「ドメインアクセス制御」は記憶ユニットへの種々の制
御信号を取扱う。制御ビットは、ＦＡＭエントリルーチ
ンの開始時にエミュレートされる命令の制御語から［ド
メインアクセス制御レジスタＪ　　（ＤＡＣＲ）内へロ
ードされる。このレジスタはＦＡＭ中に「ロードＤＡＣ
ＲＪによって変更することができる。これらの制御は基
本的には、ＦＡＭエントリの開始時に効力を有している
ドメイン或はユーザーＰＳＷである「ドメインＣＰＵス
テータスＪ　　（ＤＣＰＵＳ）を無効にする。

ＤＣＰＵＳはシステムレジスタ１６内にロードされる。

「ドメインアクセス制御」によって影響を受けるアクセ
ス信号は以下の通りである。

−システム（ドメイン） 一仮想（実） −アドレスモード ーアドレススペース ーキーチェック禁止 一部アドレス保護禁止 −ＰＥＲ記憶 各信号を用いて表わされる論理式は完全論理式の部分集
合であり、論理のドメイン記憶装置アクセス部分にのみ
関係する。若干の式には特別例外のケースが存在し、「
−強制」項で示される。

この項は、実質的にＤＡＣ無効を無効にすることができ
る。「ドメインアクセス制御」論理回路を第５図に示す
。

第５図に示すように、命令プラットホーム５０１はライ
ン５２７を通して命令の一部を命令デコード手段５３２
（第３図の命令デコード手段３３２に対応する）に供給
する。命令デコード手段５３２はライン５３３上にシス
テム強制信号、ユーザー強制信号、実強制信号及び−次
強制信号を発生し、これらの信号は命令ユニット／記憶
ユニットインターフェイス論理回路５３４　（第３図の
ブロック３３４に対応）に供給される。

更に、ドメインＣＰＵステータスレジスタ５２０はライ
ン５４０を通して制御信号をインターフェイス論理回路
５３４に供給する。ドメインアクセス制御レジスタ５１
９はライン５４１を通してインターフェイス論理回路５
３４に制御信号を供給する。ドメイン記憶装置アクセス
検出論理回路５３５はライン５３８上にドメイン記憶装
置アクセス信号ＤＳＡを発生してインターフェイス論理
回路５３４へ供給する。

インターフェイス論理回路５３４の出力は、ライン５４
３上のシステムアクセス信号、ライン５４４上の仮想信
号、ライン５４２上のアドレスモード信号、ライン５４
５上の二次アドレススペース信号、ライン５４６上のキ
ーチェック禁止信号、ライン５４７上の低アドレス保護
禁止信号、及びライン５４８上のプログラムイベント記
録信号（ＰＥＲ）を含む。

ＡＮＤゲート５１０及び５１）はライン５４３上にシス
テムアクセス信号を発生する論理回路を形成している。

ＡＮＤゲート５１０は、入力としてユーザー信号の否定
、ＤＳＡ信号の否定、及びユーザー強制信号の否定を受
ける。

ＡＮＤゲー）５１）はユーザー強制信号の否定とシステ
ム強制信号とを受けている。従ってライン５４３上のシ
ステムアクセス信号は、システム強制信号が真で、ユー
ザー強制信号が真でない場合に真となる。更に、もしド
メイン記憶装置アクセス信号が真ではなく且つユーザー
信号が真でなければ、ユーザー強制信号が真でない時に
システムアクセス信号が発生する。

ライン５４４上の仮想信号はＡＮＤゲート５１２の出力
から供給される。ＡＮＤゲート５１２の入力は、ユーザ
ー信号の否定、ドメイン記憶装置アクセス信号、ドメイ
ンＣＰＵステータスビットＴ、ドメインアクセスＩＩＩ
卸レジスタのビソトＴの否定、及び実強制信号の否定を
含む。

ライン５４２上のアドレスモード信号は、ＡＮＤゲート
５１３或はＡＮＤゲート５１４の出力が真の時に３１ビ
ツトアクセスを表わす。

ＡＮＤゲート５１３への入力は、ＤＳＡ信号、ドメイン
ＣＰＵステータス信号からのビットＡ１及びユーザー信
号の否定を含む。ＡＮＤゲート５１４の入力はＤＳＡ信
号、ドメインアクセス制御レジスタのビットＡ１及びユ
ーザー信号の否定を含む。

ライン５４５上の二次アドレススペース信号は、ＡＮＤ
ゲート５１５或はＡＮＤゲート５１６の出力が真の時に
真となる。ＡＮＤゲート５１５への入力は、ドメインＣ
ＰＵステータスレジスタのビットＥ１　ドメインアクセ
ス制御レジスダのビットＳ、ドメイン記憶装置アクセス
信号、−次強制信号の否定、及びユーザー信号の否定を
含む。

ＡＮＤゲート５１６への入力は、ユーザー信号の否定、
−次強制信号の否定及びドメイン記憶装置アクセス信号
を含む。更に、ドメインＣＰＵステータス信号のビット
Ｐの否定及びＡＮＤゲート５２１の出力の否定も含まれ
る。ＡＮＤゲート５２１への入力はドメインＣＰＵステ
ータスレジスタのビットＥ及びドメインアクセス制御レ
ジスタのビットＰを含む。

ライン５４６上のキーチェック禁止信号はＡＮＤゲート
５１７の出力である。ＡＮＤゲート５１７の入力は、ユ
ーザー信号の否定、ドメイン記憶装置アクセス信号、及
びドメインアクセス制御レジスタのビットＫを含む。

ライン５４７上の低アドレス保護禁止信号はＡＮＤゲー
）５１８の出力から供給される。

ＡＮＤゲート５１８への入力は、ユーザー信号の否定、
ドメイン記憶装置アクセス信号、及びドメインアクセス
制御レジスタのビットＬを含む。

ライン５４８上のプログラムイベント記録信号はＡＮＤ
ゲート５４９の出力から供給される。

ＡＮＤゲート５４９への入力は、ユーザー信号の否定、
ドメイン記憶装置アクセス信号、ドメインＣＰＵステー
タスレジスタのビットＲ１及びドメインアクセス制御レ
ジスタのビットＲの否定を含む。

ドメインアクセス制御信号（ＤＡＣＲ）及びドメインＣ
ＰＵステータスレジスタ（ＤＣＰＵＳ）によって影響を
受ける記憶ユニットからの制御信号を以下に要約説明す
る。

Ａ、システムアクセス３晃 ライン５４３上のこの信号は、システムアドレスを有す
るシステムアドレススペースへのアクセスを表わす。こ
の信号はドメイン記憶装置アクセスに対して不能化され
なければならない。

システム＝〔］］ユーザー＆−ＩＤＳＡ＋システム強制
〕＆］ユーザー強 ＦＡＭにおいては、ＤＳＡ信号はシステムアクセスを不
能化する。必要なシステムアクセスを特定する「システ
ム強制」項はＤＳＡ項を無効ならしめ、「ユーザー強制
」項はシステムアクセスを不能化する。強制項は相互に
排他的である。

Ｂ、仮Ｒヱ久皇ス播号 ライン５４４上のこの信号は現行の記憶装置アクセスが
ダイナミックアドレス移行を必要とするであろうことを
表わす。

仮想＝］ユーザー＆ＤＳＡ＆ＤＣＰＵＳ−Ｔ＆−ＩＤＡ
ＣＲ＆］実強制 ＦＡＭにおけるドメイン記憶装置アクセスに対しては、
仮想信号はＤＣＰＵＳのＴビットの制御下にある。しか
し、ＤＡＣＲのＴビットはＤＣＰＵＳのＴビットを無効
ならしめて仮想アクセスを不能化する。実強制項も、実
記憶装置にアクセスするのに必要な特定オペランドに対
して仮想アクセスを不能化する。

Ｃ，アドレスモードアクセス言 ライン５４２上のこのビットは、活動すると３１ビツト
記憶装置アクセスを表わし、そうでない場合には２４ビ
ツトのアドレスを黙示する。

アドレスモード＝］ユーザー＆ＤＳＡ＆（ＤＣＰＵＳ−
Ａ＋ＤＡＣＲ−Ａ） ＦＡＭにおけるドメイン記憶装置アクセスに関し：もし
ＤＣＰＵＳのＡビット或はＤＡＣＲのＡビットが活動で
あれば、３１ビツトのアドレッシングが活動となる。

Ｄ、二次アドレススペース言１ ライン５４５のこの信号は、活動した時に二次アドレス
スペースを指示し、それ以外は一次アドレススペースが
黙示される。

アドレススペース＝］ユーザー＆ＤＳＡ＆−１−次強制 （−１（ＤＡＣＲ＆ＤＣＰＵＳ−ＥＣ）＆１ＤＣＰＵＳ
　　Ｐ＋ＤＡＣＲ−３＆ＤＣＰＵＳ−ＥＣ） ＦＡＭにおけるドメイン記憶装置アクセスに関し：この
アクセススペース信号は、オペランド記憶装置アクセス
が与えられた命令に対して一次スペースアクセスを要求
（−次強制）しない限り、ドメインがＥＣモード（ＤＣ
ＰＵＳ−ＥＣ）であり且つＤＡＣＲのＳビットが活動で
ある時に活動となる。また、オペランド記憶装置アクセ
スが一次スペースアクセスを要求しない限り、ＤＣＰＵ
ＳのＰビットがオフで且つＤＡＣＲのＰビットか或はＤ
ＣＰＵＳのＥＣビットの何れかがオフであっても、アド
レススペースは活動となる。

Ｅ、キーチェック林　言４ ライン５４６上のこの信号が付活されると、記憶ユニッ
ト内の保護キーチェックを禁止する。

キーチェック禁止＝］ユーザー＆ＤＳＡ＆ＡＣＲ−Ｋ ＦＡＭにおけるドメイン記憶装置アクセスに関し：　Ｄ
ＡＣＲのにビットが活動である時、保護キーチェックが
禁止される。

Ｆ、　　アドレス　ｉＰ止前言 １イン５４７上のこの信号が活動であると、記憶装置ユ
ニット内の低アドレス保護（ＬＡＰ）が禁止される。

ＬＡＰ禁止＝］ユーザー＆ＤＳＡ＆ＤＡＣＲ−ＦＡＭに
おけるドメイン記憶装置アクセスに関し＝ＤＡＣＲのＬ
ビットが活動の時には低アドレス保護が禁止される。

Ｇ、記憶装置プログラムイベント記録（ＰＥＲ）信号 ライン５４８上のこの信号は記憶ユニットへのインター
フェイス信号ではないが、ＦＡＭ中のドメイン記憶装置
アクセスによって影響を受ける。

実際には、ＰＥＲはシステムアドレスに対して禁止され
るから、ＦＡＭ中に発生し得る記憶装置ＰＥＲイベント
のみがドメイン記憶装置アクセスのためのものとなる。

記憶装置ＰＥＲ可能化＝］ユーザー＆ＤＳｊ＆ＤＣＰＵ
Ｓ−Ｒ＆−１０ＡＣＲ−Ｒ ＦＡＭ中のドメイン記憶装置アクセスに関し：記憶装置
ＰＥＲはＤＣＰＵＳのＰビットの制御の下にある。しか
し、ＤＡＣＲのＲビ・ノドがＤＣＰＵＳのＲビットを無
効ならしめて記憶装置ＰＥＲを不能化する。

Ｉ’ｌ／、ＦＡＭエントリｉ　　０　１第６図及び第７
図は、第２図のブロック２２３によって示されているＦ
ＡＭエントリ試験回路の実施例を示す。

命令エミュレーションルーチンは（プログラム例外は殆
んど発生しないけれども）通常の命令実行の一部として
プログラム例外に対して試験しなければならない。これ
らのルーチンの効率を改善するために、本明細書ではエ
ミュレーションエントリルーチンの一部としてプログラ
ム例外試験を行うハードウェア技術を説明する。これら
の試験は 一スーパーバイザステートが、エミュレーションされた
命令に対してＦＡＭへのエントリ中にＰＳＷによって特
定されているか否か、−エミュレートされた命令のオペ
ランドが必要な整列試験に合致するか否か、 −ＦＡＭエントリ命令が実行命令の標的であったか否か を指示する手段を提供する。

各試験は他の何れの試験の結果にも無関係に遂行される
。遂行される試験はエミュレートされる命令の制御語内
に特定される。もしＦＡＭエントリ試験に失敗すれば、
特定システム汎用レジスタ（システムＧＰＲ３）内の関
連ビットがセットされ、ＦＡＭへのエントリモードは高
速エントリから通常エントリへ変更される。この場合、
エミュレーションルーチンのスタートへの分岐の代りに
、’　ＦＡＭエントリルーチンは代替としての共通ルー
チン（プログラム例外及び特別なケースに便益がある）
へ分岐する。

第６図に示すように、ＦＡＭエントリ試験論理回路６２
３は、ライン６２４を通して制御ストアからＦＡＭエン
トリ試験を指示するコードを受ける。スーパーバイザス
テート試験信号はスーパーバイザ試験制御回路６３０へ
供給される。スーパーバイザ試験制御回路は、エミュレ
ートされる命令に関するプログラムステータス語のビッ
ト１５（プログラムステートがオンであるか否かを決定
する）を読む。もしオンであれば、試験の失敗がライン
６３１上の信号によって示される。ライン６３１上の信
号は制御ストア分岐論理回路２１４に供給されて、通常
エントリへの分岐に例外状態を処理させる。

更に、ＦＡＭエントリ試験は整列試験も遂行する。第１
オペランドを含む命令に対して、第１オペランドの整列
のための制御論理回路６３２が可能化される。命令パイ
プラインの流れの中で、オペランドのアドレスがＢサイ
クルオペランドアドレスレジスタ（第２図の２０４）に
到達すると、ビット２９乃至３１が読出され、ブロック
６３３内において整列試験が遂行される。もし第１オペ
ランドの整列試験が失敗すれば、ライン６３１に信号が
供給されて制御ストアを通常エントリに強制する。同様
に、第２オペランドの整列は制御６３４への整列を通し
て可能化される。第２オペランドのアドレスがＢサイク
ルオペランドアドレスレジスタに到達すると、ビット２
９乃至３１が読取られ論理回路６３５において試験が遂
行される。もし試験が失敗すれば、ライン６３１上に信
号が発生する。

最後に、実行試験の標的は、高速エミュレーションへの
エントリ時に、命令がＩＢＭ／３７０動作原理によって
特定されているような実行命令に服している通常動作中
にセットされる実行モードトリガをチェックすることに
よって遂行される。

もしエントリ中に実行モードトリガがオンであればライ
ン６３１上に信号が供給されて制御ストアを通常エント
リへ強制する。

第７図は、第６図に示す高速エントリ試験のための試験
論理回路例の詳細を示す図である。

制御ストアからの命令制御語は、スーパーバイザ試験付
活ビット７０１．４ビット整列試験コード（整列１、ビ
ットφ；整列１、ビット１；整列２、ビットφ；及び整
列２、ピッｌ−１を含む）を含む。更に、ＯＰコードが
命令ユニット内のデコーダ７０４においてデコードされ
ると、実行命令が供給された時に実行モードトリガ７０
５がセットされる。

スーパーバイザ試験論理回路は、制御語７０１からのス
ーパーバイザ試験付活ビットとプログラムステータス語
からのビット１５とを入力として受けているＡＮＤゲー
ト７０６を含む。もし両ビットが印加されれば、スーパ
ーバイザ試験が失敗したことを表す信号がライン７０７
に発生する。

整列試験は入力として、制御ストアのブロック７０２か
ら整列１、ビットφ及びビット１を受け、また制御スト
アのブロック７０３から整列２、ビットφ及びビット１
を受け、これらはセレクタ７０８へ供給される。セレク
タは、第１オペ−７７ドアドレスの流れの間は整列１制
御語を、また第２オペランドアドレスの流れの間は整列
２制御語を選択する整列制御論理回路によって制御され
る。

制御ストアからの整列試験制御信号は、後掲の表に特定
されているようにデコーダ７０９においてデコードされ
る。

もし値がφφであればライン７１０を通して信号がＡＮ
Ｄゲー１−７１）に供給される。ＡＮＤゲート７１）の
出力は、遂行すべき整列試験が存在せず、従って試験が
通過したことを表わす。

もし選択されたコードがφ１であれば、ライン７１２を
通して信号がＡＮＤゲート７１３の一方の入力に供給さ
れる。ＡＮＤゲート７１３の他方の入力はオペランドア
ドレスレジスタのビット３１の否定であり、半語整列に
関するチェックが遂行される。

もしデコーダ７０９への選択された値がｌφであれば、
ライン７１４へ信号が供給されてＡＮＤゲート７１５へ
の１入力として印加される。

ＡＮＤゲート７１５の他の入力はオペランドアドレスレ
ジスタからのビット３０及び３１を含む。

従ってＡＤＤゲート７１．５の出力は全語整列チェック
の結果である。

もし選択されたコードの値が１）であれば、ライン７１
６上に信号が発生し、ＡＮＤゲート７１７への１人力と
して供給される。ＡＮＤゲート７１７の他の入力は、オ
ペランドアドレスレジ”スタのビット２９．３０及び３
１が含まれる。従って二重の語整列チェックが遂行され
る。

もし、ゲート７１）．７１３．７１５．７１７の何れか
の出力によって示されるように整列試験を通過すれば、
信号が発生する。

ＡＮＤゲート７１９．７２０及び７２１は整列試験失敗
トリガ７２２をセットするように組合わされている。整
列試験失敗トリガの値はライン７０７に供給されて整列
試験が失敗したことを表わす。ＡＮＤゲート７１９への
入力は、整列試験制御回路からの第１オペランドの試験
を表わすオペランド１試験制御信号と、ライン７１８か
らの整列試験通過信号の否定とを含む。

ＡＮＤゲート７２０への人力は、ライン７１８上の整列
試験通過信号の否定と、整列試験制御回路からのオペラ
ンド２試験制御信号とを含む。

ＡＮＤゲート７２１への入力は、整列試験制御回路から
のオペランド２試験制御信号と整列試験失敗トリガ７２
２の出力とを含む。ＡＮＤゲート７１９乃至７２１の何
れかの出力が真になると、整列試験失敗トリガ７２２が
セントされる。ライン７０７上の信号はＯＲゲート７２
３に供給されるので、もし何れかの試験に失敗すれば高
速エントリ論理回路（第２図の２１４へ信号が供給され
て高速エミュレーションへのエントリが不能化され、通
常のエントリが要求される。

更に、各試験の失敗は、ビットをシステム汎用レジスタ
７２４内に記憶させることによって表示される。

Ａ、スーパーバイザｉ ある命令に対してこの機能が選択され、その命令がユー
ザーステートで実行されている時、もし現行のＰＳＷ（
プログラムステータス語）がオンであればニ ーＦΔＭへの高速エントリの代りに通常エントリが発生
し、 一システムＧ　Ｐ　Ｒ３（１）が「１」にセットされる
。

スーパーバイザ試験は、エミュレートされる命令の制御
語内のあるビットによって付活される。

このビットは、プログラムステート中にエミュレートさ
れつつある特権命令を表わすＰＳＷビット１５と論理積
され、スーパーバイザ試験を失敗せしめる。高速エント
リは不能化され、通常エントリが可能化される。マクロ
コードは、エミュレートされた命令を実行する゛のでは
なく、通常エントリルーチンを通る環境に従って命令を
エミュレートする。マクロコードは、ハードウェア／マ
クロコードがスーパーバイザ試験の結果をシステムＧＰ
Ｒ３のビットｌ内に記憶しているので、スーパーバイザ
試験に失敗したことを知る。

Ｂ、！殆拭鋏 特定の命令の特定のオペランドに関する整列試験に対し
であるモデルを設けることができる。もしこの機能があ
る命令オペランドに対して利用可能であり、また選択さ
れたものとすれば、制御ストアフィールドによって特定
される２ビツトのコードが整列試験の型を決定して命令
オペランドに対して実行される。考え得るコードの値と
試験の型は以下の通りである。

値　　　　　試　　　　験 φφ　　　無チェック φｌ　　　半語整列チェック ｌφ　　　全語整列チェック １）　　　　二重の語整列チェック もし高速エントリ命令が整列試験に失敗すれば、−ＦＡ
Ｍへの高速エントリの代りに通常エントリが発生し、 一システムＧＰＲ３（φ）は１にセットされる。

１或は２命令オペランドに対する整列試験は、エミュレ
−１・される命令の制御語内のオペランド当り２ビツト
によって付活される。記憶装置オペランドアドレスの関
連低位３ビツトが利用可能である場合には、適切な付活
ビットが選択される。

オペランドｌ整列試験は、ＲＲ及びＳＳフォーマ、７ト
を除く全ての命令に使用される。オペランド２整列試験
は、エミュレートされるＲＲ或はＳＳフォーマット命令
の第２記憶装置オペランドに対して使用される。選択さ
れた２ビツトの付活コードはデコードされ、試験される
関連オペランドアドレスレジスタ（ＯＡＲ）のビット（
Ｓ）と共にゲートされる。φφコードは整列試験を行わ
ないことを表す。φ１コードはオペランドアドレスピッ
ｌ−３１（ＯＰＲ３１）を試験する。もしそれが１であ
れば試験は失敗である。値１φはオペランドアドレスビ
ット３０及び３１を試験する。もし何れかのビットが１
であれば整列試験は失敗である。最後に、１）コードは
オペランドアドレスビット２９．３０及び３１を試験す
る。もし何れかのビットが１であれば整列試験は失敗で
ある。

エミュレートされる記憶装置オペランドを２つ有する命
令の場合には、第２オペランドアドレスが試験されてい
る間（もし付活されていれば）、第１の試験の結果は「
整列試験失敗」トリガ内に保持される。もし何れかのオ
ペランドが整列試験に失敗すれば、高速エントリは不能
化され、通常エントリが行われる。マクロコードは、命
令を実行するのではなく、通常エントリルーチンを通る
環境に従って命令をエミュレートする。整列試験が失敗
するとシステムＧＰＲ３のビットφがセットされる。

Ｃ６実逝１４１月１吟 Ｇ　Ｐ　Ｒ３（２１は、もしＦＡＭエントリ命令が「実
行」命令の標的であった場合には、１にセットされる。

もし１にセットされていなければＦＡＭエントリ命令が
ＦＡＭへの高速エントリを生じさせていても、セットさ
れるとエントリモードは通常に切替えられる。

マクロコードは、命令をエミュレートする時、その命令
が実行命令の標的であるか否かを知らなければならない
。実行命令の通常処理中に、ハードウェアは「実行モー
ド」トリガをセットして当該命令が実行の標的であるこ
とを表示する。もしこのトリガがＦＡＭエントリ中にオ
ンであれば、高速エントリは不能化され、通常エントリ
が行われ、そしてシステムＧＰＲ３のビット２はセット
される。

■、ま　とめ 既存のマシン命令を用いる新規な命令のファームウェア
エミュレーションは、現存するマシンハードウェアを変
形することなく新らしい機能或は特色を導入する効果的
方策を提供する。これらの機能或は特色は、マクロコー
ド或はハードウェア制御点よりも高いレベルで実現され
、より大きい融通性を与える。このクラスのファームウ
ェアはマクロコードと呼ばれ、命令エミュレーションは
高速援助と呼ばれる。

本発明は、 １）多くエミュレーションルーチン試験を遂行するハー
ドウェア援助機構を提供し、それによって各エミュレー
ションルーチンにおける実行のサイクル数を減少させる
、 ２）　プログラム記憶装置へのアクセスを取扱うことが
可能な制御技術を限定し、それによって各エミュレーシ
ョンルーチンに必要な命令の数を減少させる、 ３）　プログラム記憶装置並びにエミュレーション記憶
装置への記憶装置アクセスを行う能力を有する任意のマ
シン命令を作成するための機構を提供し、それによって
各エミュレーションルーチンに必要な命令の数を減少さ
せる ことによって、命令エミュレーションルーチンを改善す
る。

以上に特定の実施例に基いて本発明を説明した。

当業者ならば、上述の実施例には多くの変化及び変形を
施し得ること、及びこれらは本発明の思想の中に入るも
のであることが理解されよう。本発明の範囲は特許請求
の範囲のみによって限定される。

【図面の簡単な説明】

第１図は、本発明を実施するデータ処理装置の概要ブロ
ックダイヤグラムであり、 第２図は、エミュレーションプログラムへのエントリ中
のデータの流れを示す概要ブロックダイヤグラムであり
、 第３図は、記憶装置アクセス中のデータの流れを示す概
要ブロックダイヤグラムであり、第４図は、黙示的ドメ
イン記憶装置アクセスの論理回路例のより詳細な図であ
り、 第５図は、ドメイン記憶装置アクセス中の命令ユニット
・記憶ユニットインターフェイスの論理図であり、 第６図は、エミュレーションプログラムへのエントリ中
に遂行される試験を示す概要図であり、第７図は、エミ
ュレーションプログラムへのエントリ中に遂行される試
験回路例の論理図である。 １０・・・命令ユニット／実行ユニット、１）・・・キ
ャッシュ記憶ユニット、１２・・・主記憶装置、１３．
１４．１５・・・ドメイン、記憶装置、１６・・・シス
テム記憶装置、１８．２０・・・バス、２００・・・パ
イプライン、２０１．３０１．４０１．５０１・・・Ｄ
サイクル命令レジスタ（プラットホーム）、２０２・・
・オペランド発生手段、２０３．３０３・・・Ａサイク
ル実効アドレスレジスタ、２０４．３０４・・・Ｂサイ
クルオペランドアドレスレジスタ、２０５・・・Ｘサイ
クルレジスタ（オペランド語レジスタ）、２０６・・・
Ｗサイクルレジスタ（結果レジスタ）、２０７・・・制
御レジスタ群、２０９・・・制御ストアアドレス発生手
段、２１）・・・制御ストア、２１２・・・制御コード
、２１４・・・分岐アドレス発生手段、２１６・・・レ
ジスタ、２１７・・・セレクタ、２１８．３１８・・・
加算器、２１９．３１９．４１９．５１９・・・ＤＡＣ
レジスタ（ＤＡＣＲ）　、２２０．３２０．５２０・・
・ドメインＣＰＵステータスレジスタ（ＤＣＰＵＳ）　
、２２１．３２１・・・プログラムステータス語レジス
タ（ＰＳＷ）　、２２３・・・高速エントリ試験回路、
２２６．３２６・・・汎用レジスタ、３３１・・・記憶
ユニット、３３２．４３２．５３２・・・命令デコード
手段、　　７３３４．５３４・・・命令ユニット／記憶
ユニットインターフェイス論理回路、３３５．５３５・
・・ドメイン記憶装置アクセス検出論理回路、３４８．
３４９・・・レジスタ、３５０・・・セレクタ、３５１
・・・コンパレータ、３５３・・・移行ルックアサイド
バッファ、３５４・・・ドメインベース調整機構、３５
６．３５７・・・制御レジスタ、３５８・・・セレクタ
、３６１．３６２・・・レジスタ、３６４・・・低アド
レス保護検出回路、４４９．４５０．４５３．４５４．
４５６．４５７・・・範囲検出手段、６３０・・・スー
パーバイザ制御回路、６３２・・・整列１制御回路、６
３３・・・整列１試験回路、６３４・・・整列２制御回
路、６３５・・・整列２試験回路、７０１・・・スーパ
ーバイザ試験付活ビット、７０２．７０３・・・制御ス
トアのブロック、７０４・・・デコーダ、７０５・・・
実行モードトリガ、７０８・・・セレクタ、７０９・・
・デコーダ、７２２・・・整列試験失敗トリガ、２４・
・・汎用レジスタ。

Claims (6)

【特許請求の範囲】
1. （１）プログラム制御の下に、第１のドメイン記憶スペ
   ースを含む装置内の機器の第１のドメインを有する第１
   のステート、或は第２のドメイン記憶スペースを含む装
   置内の機器の第２のドメインを有する第２のステートの
   何れかのステートにおいて動作可能であって、通常は第
   １のステートにおいて、第２のドメイン内の命令のプロ
   グラムを実行する第２のステートへの分岐をもたらす命
   令を含む命令のシーケンスを処理しているデータ処理装
   置であって： 第１のステートにおいて命令に応答してその命令をデコ
   ードし、分岐信号及び分岐試験信号を含む制御コードを
   発生するデコード手段；分岐信号を受けるように接続さ
   れていて該信号に応答して装置のプログラム制御を第２
   のステートへ分岐せしめ、第２のドメインにおける命令
   の高速プログラムへ進入せしめる手段；分岐試験信号を
   受けるように接続され、第２のステートへ分岐した時に
   プログラム例外に関する試験を遂行する手段；及び プログラム例外に応答して、命令の代替プログラムへ分
   岐せしめる手段 を具備する装置。
2. （２）第１のステートはユーザーステートであり、第２
   のステートは制御ステートであり；ユーザーステートは
   ドメイン記憶スペースへのアクセスを有し、制御ステー
   トはシステム記憶スペースへのアクセスを有する特許請
   求の範囲（１）項記載の装置。
3. （３）命令の高速プログラムは、第１のステートにおけ
   る命令の実行をエミュレートするように動作する特許請
   求の範囲（１）項記載の装置。
4. （４）プログラム例外を試験する手段は： オペランドアドレス整列試験を遂行する手段を含む特許
   請求の範囲（１）項記載の装置。
5. （５）プログラム例外を試験する手段は： 第２のステートへ分岐せしめる命令が実行命令の標的で
   あるか否かを試験する手段 を含む特許請求の範囲（１）項記載の装置。
6. （６）プログラム例外を試験する手段は： 第２のステートへ分岐せしめる命令がスーパーバイザス
   テート中に発生したか否かを試験する手段 を含む特許請求の範囲（１）項記載の装置。