JPS63183684A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS63183684A JPS63183684A JP62016514A JP1651487A JPS63183684A JP S63183684 A JPS63183684 A JP S63183684A JP 62016514 A JP62016514 A JP 62016514A JP 1651487 A JP1651487 A JP 1651487A JP S63183684 A JPS63183684 A JP S63183684A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係わり、特に、システムを構成し
ている複数のチップから自らが選択されたことを判別す
るチップセレクト回路に関する、。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a chip select circuit that determines whether a semiconductor device has been selected from a plurality of chips constituting a system.
従来、複数のチップで構成されているシステムにおける
半導体装置の選択では、第2図に示されているように、
中央処理装置(以下、CPUという)12からアドレス
線13を介して送出されたアドレス信号をチップ選択用
半導体装置15がデコードし、複数の半導体装置17乃
至20、例えば17に信号#16を介して選択信号全供
給することによりなされていた。こうして選択された半
導体装置17の集積回路は活性化されるので、データ線
14を介してCPU12から半導体装置17乃至20に
データコードを共通して供給しても、半導体装1111
7のみ該データコードに対する所定の処理を実行する。Conventionally, when selecting a semiconductor device in a system composed of multiple chips, as shown in FIG.
The chip selection semiconductor device 15 decodes an address signal sent from the central processing unit (hereinafter referred to as CPU) 12 via the address line 13, and sends it to a plurality of semiconductor devices 17 to 20, for example 17 via signal #16. This was done by supplying all selection signals. Since the integrated circuit of the semiconductor device 17 selected in this way is activated, even if the data code is commonly supplied from the CPU 12 to the semiconductor devices 17 to 20 via the data line 14, the semiconductor device 1111
Only No. 7 executes predetermined processing on the data code.
しかしながら、上記従来のシステムでは、共通して配線
さnた複数の半導体装置17乃至20から1つを選択す
るには、チップ選択用の半導体装[k15を必要として
おり、システムの配糊が複雑化するうえ、システムの物
理的空間も大きくなるという問題点があった。それで、
本発明は複数のチップで構成されるシステムの構成の簡
略化を図ることを目的としている。However, in the conventional system described above, in order to select one of the plurality of commonly wired semiconductor devices 17 to 20, a semiconductor device [k15] for chip selection is required, making the system's glue arrangement complicated. In addition to increasing the size of the system, the physical space of the system also became larger. So,
An object of the present invention is to simplify the configuration of a system composed of a plurality of chips.
〔問題点を解決するための手段、作用および効果〕本発
明はシステムを構成する半導体装置に直接コードデータ
を供給して各々が保持しているコードデータと一致して
いるか否かに基づき自らが選択されたか否かを判別する
ようにしたことを要旨としており、予じめコード保持部
〈コードデータを保持させておき、外部からコードデー
タが供℃されると、コード判別部が外部から供給された
;−ドデータをコード保持部に保持しているコードデー
タと比較する。該比較結果が一致すれば自らが選択され
たと判別して集積回路を活性化し所定の侵能を実行する
。したがって、複数の半導体装直にデータを共1mして
供給しても、上記コードデータにより選択された半導体
装置の実績回路のみ活性化することができ、別個にチッ
プ選択用の半導体装l&を設ける心象がない。よりて、
システムの配馴t−聞素化でき、システムの物理的空間
を小型化することができる。[Means, operations, and effects for solving the problems] The present invention directly supplies code data to the semiconductor devices constituting the system, and performs self-control based on whether the code data matches the code data held by each device. The gist of the system is to determine whether or not it has been selected.The code holding section holds the code data in advance, and when the code data is supplied from the outside, the code discrimination section The code data held in the code holding section is compared with the code data held in the code holding section. If the comparison results match, it determines that it has been selected, activates the integrated circuit, and executes a predetermined attack. Therefore, even if data is supplied directly to a plurality of semiconductor devices by 1 m, only the proven circuit of the semiconductor device selected by the code data can be activated, and a separate semiconductor device for chip selection is provided. I have no mental image. By the way,
The system can be adapted to a t-phrase, and the physical space of the system can be reduced in size.
第1図は本発明の一実施例を示すブロック図であり、C
PU21のアドレス輻22とデータ線23とは複数の半
導体装に24乃至27に集油して接続されCいる。半導
体装11t24乃至27は各々互に異なるコードデータ
を記憶しているコード保持線28乃至31とアドレス線
22を介して供給されるコードデータをコード保持線2
8乃至31に記憶されているコードデータと比較するコ
ード判別部32乃至35とを有しており、アドレス線2
2を介して供給きnるコードデータがコード1呆待曾(
S28乃至31に記憶されているコードデータに一致す
ると、コード判別部32乃至35から刷積回P636ノ
ケキ39に活性化信号が供給される。その結果、活性化
18号のIA帽さnだ集積回路36乃至39のみ活性化
されデータ線23を介して供給されるデータに対して所
定の処理を行なう。FIG. 1 is a block diagram showing one embodiment of the present invention.
The address line 22 and data line 23 of the PU 21 are connected to a plurality of semiconductor devices 24 to 27 in a converging manner. The semiconductor devices 11t24 to 27 transfer the code data supplied via the code holding lines 28 to 31 storing different code data and the address line 22 to the code holding line 2.
It has code discrimination sections 32 to 35 that compare code data stored in address lines 8 to 31, and
The code data supplied through 2 is code 1 (
When the code data matches the code data stored in S28 to S31, an activation signal is supplied from the code determination sections 32 to 35 to the printing circuit P636 stamp 39. As a result, only the IA cap n integrated circuits 36 to 39 of activation number 18 are activated and predetermined processing is performed on the data supplied via the data line 23.
コード保持部28とコード判別部32との具体的栴成は
第3図に示さ扛ているように、コード保持部28はプロ
グラマブルアドレス保持回ff141乃至44で+4成
されており、各プログラマブルアドレス保持回路41乃
至44はnチャンネル形MOSト2ンジスタのゲート酸
化膜中に70−ティングゲートを有するnチャンネルス
タックドゲートMOSトランジスタ(以下、n−8n−
8Gトランジスタという)45とPチャンネル形MOS
トランジスタ46とを有している。n −8GMOS
)ランジスタ45の70−テインググートへのキャリア
の注入の有無に基づきn−8Gn−8Gランジスタ45
はオン状態またはオフ状態に切り換り、n−8n−8G
トランジスタ45がオンなら低レベル、すなわち「O
」が出力される。七nでコード保持部28にコードデー
タ、例えばl−1、IJを曹き込むには、プログラマブ
ルアドレス保持回路42乃芋44のn−8n−8Gトラ
ンジスタのドレインとゲートとにプログラム電圧VPP
を印加した後にプログラマブルアドレス保持回路41乃
至44のn −8GMOS )ランジスタのゲートに電
源電圧VCCを印加する。As shown in FIG. 3, the code holding section 28 and the code discriminating section 32 are constructed in a manner that the code holding section 28 has +4 programmable address holding circuits ff141 to ff44. The circuits 41 to 44 are n-channel stacked gate MOS transistors (hereinafter referred to as n-8n-
(referred to as 8G transistor) 45 and P channel type MOS
It has a transistor 46. n-8GMOS
) n-8Gn-8G transistor 45 based on the presence or absence of carrier injection into the 70-teinggut of the transistor 45.
switches to on or off state, n-8n-8G
If the transistor 45 is on, it is at a low level, i.e. “O
" is output. To load code data, for example, l-1, IJ, into the code holding unit 28 at 7n, a program voltage VPP is applied to the drain and gate of the n-8n-8G transistor of the programmable address holding circuit 42 and 44.
After applying the voltage VCC, the power supply voltage VCC is applied to the gates of the n-8GMOS) transistors of the programmable address holding circuits 41 to 44.
その結果、プログラマブルアドレス保持回路41乃至4
4からはroJ 、 rxJ 、 rIJ 、 rIJ
がぞれぞれ出力さするようになり、アドレスi22を介
してコードデータI−1、IJが供給されると、このコ
ードデータrx、lJの各ビットがインバータ45゜4
6で反転さn、6ので、ノア回路47の入力のみ全て「
0」となシ、このノア回路の出力に基づくノア回路48
のインバータ49による反転出力が活性化信号C8とな
る。これに対して、アドレス線22にrO,OJ 、
「0.IJ 、 rl 、OJが供給されたときには、
ノア回路52,50,51がそnぞれ選択されるが、プ
ログラマブルアドレス保持回路42乃至44からrlJ
が供給でnているので、「1」を出力するノア回路47
,50乃至52はなく、結極、活性化信号C8は出力さ
nない。上記ノア回路47.48.50,51.52と
インバータ45,46.49は全体としてコード判別部
32を構成している。As a result, programmable address holding circuits 41 to 4
From 4 onwards, roJ, rxJ, rIJ, rIJ
When the code data I-1 and IJ are supplied through the address i22, each bit of the code data rx and lJ is output to the inverter 45°4.
Since n and 6 are inverted at 6, only the input of the NOR circuit 47 is all "
0'', NOR circuit 48 based on the output of this NOR circuit
The inverted output from the inverter 49 becomes the activation signal C8. On the other hand, rO, OJ,
``0.When IJ, rl, and OJ are supplied,
NOR circuits 52, 50, and 51 are selected respectively, but rlJ is selected from programmable address holding circuits 42 to 44.
Since n is the supply, the NOR circuit 47 outputs "1".
, 50 to 52, and no polarization or activation signal C8 is output. The NOR circuits 47, 48, 50, 51, 52 and the inverters 45, 46, 49 constitute the code discrimination section 32 as a whole.
このように一実施例ではコード保持部28の保持してい
るデータを書き換えられるので、システムの設計を容易
にすることができる。In this way, in one embodiment, the data held in the code holding unit 28 can be rewritten, which facilitates system design.
なお、一実施例のn−8GIldO8)ランジスタは紫
外線消去型のEFROMであったが、これを電気的に書
き換え可能な不側発性メモリ(E2FROM)やヒユー
ズROMを使用してもよい。The n-8GIldO8) transistor in one embodiment is an ultraviolet erasable EFROM, but an electrically rewritable non-volatile memory (E2FROM) or a fuse ROM may be used instead.
第1図は本発明の一実施例を示すブロック図、第2図は
従来例のブロック図、第3図は一実施例の詳細構成を示
す電気回路図である。
28乃至31・・・・・・コード保持部、32乃至35
・・・・・・コード判別部、36乃至39・・・・・・
18積回路。
代理人 弁理士 内 原 12′。
目
第 3 図FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a block diagram of a conventional example, and FIG. 3 is an electric circuit diagram showing the detailed configuration of one embodiment. 28 to 31... Cord holding section, 32 to 35
......Code discrimination section, 36 to 39...
18 product circuit. Agent Patent Attorney Uchihara 12'. Figure 3
Claims (2)
を活性化させるチップセレクト手段とを具えた半導体装
置において、上記チップセレクト手段が上記集積回路を
指定するコードデータを保持するコード保持部と、外部
から供給されるコードデータを上記コード保持部に保持
されているコードデータと比較して比較結果が一致する
と上記集積回路を活性化させるコード判別部とを有する
ことを特徴とする半導体装置。(1) In a semiconductor device comprising an integrated circuit and a chip select means for activating the integrated circuit in response to an instruction from the outside, the chip select means includes a code holding section that holds code data specifying the integrated circuit. . A semiconductor device comprising: a code discrimination section that compares code data supplied from the outside with code data held in the code holding section and activates the integrated circuit if the comparison results match.
が書き換え可能である特許請求の範囲第1項記載の半導
体装置。(2) The semiconductor device according to claim 1, wherein the code data held in the code holding section is rewritable.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62016514A JPS63183684A (en) | 1987-01-26 | 1987-01-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62016514A JPS63183684A (en) | 1987-01-26 | 1987-01-26 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63183684A true JPS63183684A (en) | 1988-07-29 |
Family
ID=11918378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62016514A Pending JPS63183684A (en) | 1987-01-26 | 1987-01-26 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63183684A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0283895A (en) * | 1988-09-20 | 1990-03-23 | Hitachi Ltd | Semiconductor integrated circuit |
WO2002065550A1 (en) * | 2001-02-16 | 2002-08-22 | Sharp Kabushiki Kaisha | Semiconductor device |
Citations (2)
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JPS543439A (en) * | 1977-06-10 | 1979-01-11 | Nec Corp | Chip selection control system |
JPS61180995A (en) * | 1986-02-07 | 1986-08-13 | Nec Corp | Semiconductor integrated circuit device |
-
1987
- 1987-01-26 JP JP62016514A patent/JPS63183684A/en active Pending
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US7711012B2 (en) | 2001-02-16 | 2010-05-04 | Sharp Kabushiki Kaisha | Semiconductor device |
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