JPS63182757A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶技術さらには不揮発性記憶装置に
格納されたデータの機密保護に適用して特に有効な技術
に関し、例えば機密保護機能を有するＥＰＲＯＭ　（Ｅ
ｒａｓａｂｌｅ　　ａｎｄ　　Ｐｒｏｇｒａｍｍａｂｌ
ｅ　　Ｒｅａｄ　　ＯｎｌｙＭｅｍｏｒｙ）に利用して
有効な技術に関するものである。

［従来の技術］ シングルチップ・マイクロコンピュータ（以下、シング
ルチップマイコンと称する）のようなメモリ内蔵のＬＳ
Ｉにおいて、チップに内蔵されたＥＰＲＯＭのような不
揮発性記憶素子に書き込まれたデータの機密保護、すな
わち、第３者による不当なデータの取得を防止したい場
合がある。

不揮発性記憶装置に記憶されたデータを保護する方法と
して１例えば通常のデータ記憶を目的とした記憶素子群
（メモリセルアレイ）とは別個に。

同じく不揮発性記憶素子からなるセキュリティ・レジス
タを設け、このレジスタの特定ビットの状態によって外
部からの記憶素子群へのアクセスを禁止するようにした
ものがある（１９８３年３月３日発行、「エレクトロニ
ックデザイン（Ｅ　ｌ　５ｃｔｒｏｎｉｃ　　Ｄｅｓｉ
ｇｎ）ｊ、ｐｐ１２３〜ｐｐ１２８参照）。

［発明が解決しようとする問題点］ しかしながら、不揮発性記憶素子が、記憶情報をしきい
値電圧の変化として記憶しているものにあっては、その
特性上、規格値以上の電ｇ電圧が印加されると、セキュ
リティ用のトランジスタが正しく動作せず、前記保護が
行なわれなくなってしまう場合があった。

以下、その理由について説明する。

第７図には、ＥＰＲＯＭを構成する電気的に書込みが可
能な不揮発性記憶素子の一例としてのＦＡＭＯ５（フロ
ーティングゲート・アバランシュ・インジェクション　
ＭＯＳトランジスタ）の断面構造が示されている。

第７図において、１１０はフローティングゲート、１１
１はコントロールゲート、１１２はソース、１１３はド
レインの各電極である。

フローティングゲート１１０、フローティングゲート１
１１は、例えば多結晶シリコンで形成され、ソース１１
２、ドレイン１１３はそれぞれＰ型シリコン基板１００
上に形成されたＮ型領域である。フローティングゲート
１１０とソース１１２、ドレイン１１３及び基板１”Ｏ
Ｏとの間は絶縁膜によって隔てられ、またフローティン
グゲート１１０とコントロールゲート１１１との間も絶
縁膜によって隔てられている。フローティングゲート１
１０は完全に絶縁膜で囲まれ、どこにも接触されておら
ず、電位がフローティング状態になっている。

次表は、第７図の記憶素子の各動作における電極への印
加電圧を示す１表１に示すような電圧条件を記憶素子の
各電極に与えることにより、“０”または“１”の書込
みおよびその読出しが行なわれる。

まず、′０”書込み動作は、基板１００及びソース１１
２を接地点に接続し、ドレイン１１３及びコントロール
ゲート１１１に、高電圧ＶＰＰ（例えば１２，５Ｖ）を
与えることにより行なう。

このときソース１１２とドレイン１１３の間に電位勾配
が生じ、この電界によって電子が加速され。

ゲート絶縁膜のエネルギ障壁を越えることが可能なエネ
ルギを得た電子が、コントロールゲート１１１の電位に
ひかれて、フローティングゲート１１０にとび込む、フ
ローティングゲート１１０中では、電子は絶縁膜のエネ
ルギ障壁に取り囲まれ安定に存在する。

＃１ｎ書込み動作では、基板１００及びソース１１２を
接地点に接続し、ドレイン１１３に高電圧Ｖｐｐを、ま
たコントロールゲート１１１には電源電圧Ｖｃｃ（例え
ば５Ｖ）をそれぞれ与える。

この場合には、コントロールゲート１１１の電位が低い
ためにフローティングゲート１１１０への電子の飛込み
は起こらず、書込み動作以前と同じ状態を保持する。

特に制限はされないが、以下前記フローティングゲート
１１０に電子を蓄えている状態を′１０”、電子を蓄え
ていない状態を“１”と呼ぶ。

ところで、記憶情報の消去は紫外線照射によって行なわ
れる。フローティングゲート１１０中の電子は、紫外線
によってエネルギを得て、コントロールゲート外部へ飛
び出し、記憶素子は“１″状態となる。

また、読出しは、基板１００及びソース１１２を接地点
に接続し、コントロールゲート１１１に電源電圧Ｖｃｃ
を与えることにより行なう。この電圧条件下で、ドレイ
ン１１３にデータが出力される。

第８図は、第７図の記憶素子の基本特性図であるｍ　Ｖ
　ｏはコントロールゲート１１１の入力電圧。

Ｉｓｏはソース及びドレイン間の電圧である。

“１”状態の記憶素子は、ｖＧが約１ｖ程度で、Ｉｓｏ
が流れ始めるのに対して、０”状態の記憶素子は、フロ
ーティングゲート１１０の蓄えている電子の負電圧分だ
けシフトし、約７ｖ〜１０ＶにならないとＩｓｏは流れ
ない。従って、読出し時にコントロールゲート１１１に
印加される電圧Ｖｏを５ｖとすると、′１”　（未書込
み）状態の記憶素子は導通（オン）するが’Ｏ”（書込
み）状態の記憶素子は非導通（オフ）となり、これによ
って記憶情報の読み取りができる。

しかしながら、コントロールゲート１１１に印加される
電圧を十分に高く（例えば１０ｖ）とすると、記憶素子
の１”または′０”状態によらず、導通（オン）するこ
とになる。

第９図に、第７図の不揮発性記憶素子を用いて機密保護
を行なった不揮発性記憶装置の一例を示す。

第９図において、５１はマトリックス状に配設された不
揮発性記憶素子群、５２は入出力回路、５３は外部入出
力端子、５４はスイッチ用ＮチャンネルＭＯＳトランジ
スタ、１１はセキュリティ用不揮発性記憶素子（トラン
ジスタ）、１２は抵抗、１３はインバータである。

セキュリティ用トランジスタ１１は、不揮発性記憶素子
群５１に対する機密保護が必要とされる場合に、前記し
た方法で書込みが行なわれ、トランジスタが“Ｏ”　（
書込み）状態とされる。この場合、インバータ１３の入
力はハイレベル゛′Ｈ”になり、スイッチ用トランジス
タ５４のゲート入力はロウレベル１′Ｌ”となって、ス
イッチ（５４）はオフされる。これにより、外部とのデ
ータの入出力は禁止される。

一方、機密保護が必要とされない場合には、セキュリテ
ィ用トランジスタ１１は“１”　（未書込み）状態にさ
れる。この場合、インバータ１３の入力はＩＩ　Ｌ”と
なりスイッチ用トランジスタ５４のゲート入力は“Ｈ”
となって、スイッチはオンされる。これにより、不揮発
性記憶素子群５１と外部とのデータの入出力が、外部入
出力端子５３を介して可能となる。

第９図の機密保護方式においては、電源電圧を規格最大
値以上とすると、前記のようにセキュリティ用トランジ
スタ１１が、書込み状態であっても導通（オン）してし
まうため、外部とのデータの入出力が可能となって機密
保護が行なえなくなってしまうという問題点がある。

本発明の目的は、記憶情報に対する機密保護機能を有す
る不揮発性記憶装置において、規格外の電源電圧が印加
されることによる不正に機密保護が解除されるのを有効
に防止できるようにすることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、セキュリティ用不揮発性記憶素子と電源電圧
検出回路を設け、前記セキュリティ用不揮発性記憶素子
に保護情報を記憶すると共に、規格外の電源電圧が印加
された場合に、前記電源電圧検出回路からの信号によっ
てセキュリティ用不揮発性記憶素子の持つ保護情報の出
力を禁止、またはセキュリティ用不揮発性記憶第子の制
御端子に対する規格外の電源電圧の印加を阻止するなど
の制御を行なうようにするものである。

［作用］ 上記した手段によれば、規格外の電源電圧が印加されて
も、セキュリティ用不揮発性記憶素子の記憶情報を正し
く使用できるようにして、機密保護機能を有する不揮発
性記憶装置における機密性を高めるという目的を達成す
ることができる。

［実施例］ 第１図には、本発明をＥＰＲＯＭに適用した場合の一実
施例が示されている。

第１図において、２１は電源電圧検出用ＮチャネルＭＯ
Ｓトランジスタ、２３は２人力ＡＮＤ回路からなる論理
ゲートであり、トランジスタ２１のゲート端子には電源
電圧Ｖｃｃが印加される。そして、上記電源電圧検出用
トランジスタ２１は。

電源電圧Ｖｃｃが規格最大値以下では、オフ状態となり
、規格最大値よりも高く書込み状態にあるセキュリティ
用トランジスタが導通してしまう電圧よりも低い電圧で
、オフ状態からオン状態に変化するように構成されてい
る。

すなわち、電源電圧検出用トランジスタ２１とセキュリ
ティ用トランジスタ１１の特性図を示す第２図のように
、電源電圧検出用トランジスタ２１のしきい値電圧は電
源電圧の規格最大値より大きく、セキュリティ用トラン
ジスタ１１の書込み状態のしきい値電圧の最小値より小
さく設定されている。セキュリティ用トランジスタ１１
のコントロールゲート端子にも、電源電圧Ｖｃｃが印加
される。

従って１本実施例においては、電源電圧Ｖｃｃが規格を
満足していれば、常に電源電圧検出用トランジスタ２１
はオフ状態にされる。これによって。

トランジスタ２１と抵抗２２との接続ノードの電位がＶ
ｃｃレベルとなり、論理ゲー１−２３の一方の入力がｇ
ｌＨ”となる、この状態で、セキュリティ用トランジス
タ１１が未書込みであれば、トランジスタ１１はオンさ
れて、トランジスタ１１と抵抗１２との接続ノードの電
位が接地電位（ロウレベル）となる、その結果、論理ゲ
ート２３の出力は“Ｈ”となって、スイッチ用トランジ
スタ５４がオンされる。これに対し、セキュリティ用ト
ランジスタ１１が書込み状態（機密保護状態）であれば
、トランジスタ１１がオフされて論理ゲート２３の２つ
の入力はともに“Ｈ１１となり、スイッチ用トランジス
タ５４のゲート入力は“Ｌ”となって、スイッチはオフ
され、不揮発性記憶素子群５１と外部入出力端子５３間
のデータの入出力が阻止される。

一方、電源電圧Ｖｃｃを規格最大値以上に上げて行くと
、書込み状態のセキュリティ用トランジスタ１１よりも
先に電源電圧検出用トランジスタ２１が導通（オン）し
、論理ゲート２３の一方の入力は常に“Ｌ”となり、他
方の入力に拘らず論理ゲート２３の出力が“Ｌ”になっ
て、スイッチ用トランジスタ５４はオフされる。これに
よって。

電源電圧Ｖｃｃが規格以上に高くされると、セキュリテ
ィ用トランジスタ１１の書込み、未書込み状態によらず
記憶情報の外部への読出しが禁止され。

不正に機密保護が解除されるのを防止することができる
ようになる。

第３図は、本発明に係るＥＰＲＯＭの他の実施例を示す
楕成図である。

第３図において、３１は負荷ＭΦＳトランジスタ、３２
１．３２２は抵抗である。上記負荷ＭＯＳトランジスタ
３１は、Ｐチャネル形で構成され、ドレイン端子とゲー
ト端子が接続されることにより、常時オン状態にされて
いる６トランジスタ３１と抵抗３２１，３３２は、Ｖｃ
ｃと接地点との間に直列に接続され、抵抗分圧回路を構
成している。

３３１．３３２はこの抵抗分圧された電圧ＶｎいＶｉｎ
、を入力とするインバータ、３４．３５は、上記インバ
ータの出力信号を入力とするＡＮＤ回路からなる論理ゲ
ートである。

上記インバータ３３１，３３２は電源電圧Ｖｃｃの規格
最小値・最大値をそれぞれ検出し、電源電圧Ｖｃｃが規
格値を満足している場合にかぎり、論理ゲート３４の出
力信号が“Ｈ”になるように各素子の定数が設定されて
いる。

第４図に、上記インバータ３３１，３３２の特性を示す
。

電源電圧Ｖｃｃの変化に伴い、インバータ３３１゜３３
２の特性を示す。

電源電圧ｖｃｃの変化に伴い、インバータ３３１゜３３
２の論理しきい値も変化し、インバータの入力電圧が論
理しきい値以下であれば“Ｈ”が、また論理しきい値以
上であれば“Ｌ”が出力される。

ここで、インバータ３３１の入力電圧は、電源電圧Ｖｃ
ｃから負荷トランジスタ３１による電圧降下分を差し引
いた値となり、インバータ３３２の入力電圧は、更に抵
抗３２１による電圧降下分を差し引いた値となる。電源
電圧Ｖｃｃの上昇に従い、抵抗分圧回路で発生される分
圧も高くなり、インバータの入力電圧が上昇し、先ず、
インバータ３３１の入力電圧が論理しきい値に達し、イ
ンバータ３３１の出力は“Ｈ”から“Ｌ”に変化する。

更に電源電圧Ｖｃｃを上昇させると、インバータ３３２
の入力電圧が論理しきい値に達し、インバータ３３２の
出力は”Ｈ”から“Ｌ”に変化する。

しかも、インバータ３３１，３３２の入力電圧は、負荷
トランジスタ３１の特性及び抵抗３２１゜３２２の抵抗
値によって自由に設定可能であり、本実施例においては
、前記インバータ３３１．３３２の出力変化時の電源電
圧値（論理しきい値）を、それぞれ電源電圧Ｖｃｃの規
格最小値、最大値と一致させている。従って、電源電圧
Ｖｃｃが規格値を満足している場合には、インバータ３
３１゜３３２の出力は、それぞれ“Ｌ”と“Ｈ”であり
、論理ゲート３４から論理ゲート３５の一方の入力端子
に対して“Ｈ”レベルの信号が出力される。

そのため前記実施例同様に、セキュリティ用トランジス
タ１１の状態によって、それが書込み状態“Ｏ”であれ
ばトランジスタ５４がオフされ、未書込み状態“１″で
あればトランジスタ５４がオンされることで機密保護を
行なうか、行なわないかが決定される。

一方、電源電圧Ｖｃｃが規格最小値以下の場合には、イ
ンバータ３３１，３３２の出力はいずれも１ｇＨ”レベ
ルにされ、電源電圧Ｖｃｃが規格最大値以上の場合には
、インバータ３３１，３３２の出力はいずれも“Ｌ”と
なる、しかるに、いずれの場合にも、論理ゲート３４の
出力は“Ｌ”となり。

論理ゲート３５の出力は強制的に“Ｌ”にされるので、
前記実施例と同様にセキュリティ用トランジスタ１１の
状態によらず、トランジスタ５４がオフされて機密保護
が行なわれ、規格以外の電圧を印加して不正に機密保護
を解除しようとする試みが防止される。

第５図は、本発明に係るＥＰＲＯＭの第３の実施例を示
す構成図である。

第５図において、４１１はＰチャネル形の負荷ＭＯＳト
ランジスタ、４１２はＮチャネル形の負荷ＭＯＳトラン
ジスタ、４２１，４２２は抵抗、４３はオン・オフトラ
ンジスタである。

ＭＯＳトランジスタ４１１と４１２は導電型の違いはあ
るが、各々ゲートとドレイン端子が接続され、抵抗とし
て作用するようにされており、このうちトランジスタ４
１１は抵抗４２２と直列に接続され、抵抗分圧回路を構
成している。また、トランジスタ４３のドレイン端子と
Ｖｃｃとの間には負荷ＭｏＳトラ４１２と抵抗４２２が
直列に接続されて、電圧クランプ回路を構成している。

そして、この電圧クランプ回路で発生された電圧がセキ
ュリティ用トランジスタ１１のゲート端子に印加され、
ゲート電圧が一定値以上には上昇しないようにされてい
る。

第６図に、セキュリティ用トランジスタ１１のゲート端
子に入力される電圧クランプ回路の出力電圧の特性を示
す。

オン・オフトランジスタ４３のゲート入力電圧は、電源
電圧Ｖｃｃから負荷トランジスタ４１１による電圧下降
分を差し引いた値となる。電源電圧Ｖｃｃが充分に低い
場合、オン・オフトランジスタ４３はオフ状態であり、
抵抗４２２には電流が流れず、抵抗４２２による電圧降
下はゼロであって。

セキュリティ用トランジスタ１１のゲート入力電圧は、
電源電圧Ｖｃｃに等しい、電源電圧Ｖｃｃが上昇すると
、オン・オフトランジスタ４３のゲート入力電圧もこれ
に比例して上昇し、オン・オフトランジスタ４３のしき
い値電圧に達すると、オン・オフトランジスタ４３が導
通（オン）され、電流が流れる。このときのセキュリテ
ィ用トランジスタ１１のゲート入力電圧は、負荷トラン
ジスタ４１２及びオン・オフ１−ランジスタ４３の保持
する電圧によって決定さ′れ、Ｗｌ源電圧Ｖｃｃによら
ない一定値となる。前記一定値は、負荷トランジスタ４
１２及びオン・オフトランジスタ４３の特性によって、
任意に設定可能であり１本実施例においては、セキュリ
ティ用トランジスタ１１の書込み状態のしきい値電圧値
Ｖｔｈｏ以下、未書込み状態のしきい値電圧値ＶｔｈＬ
以上に設定されている。

そのため、電源電圧Ｖｃｃを規格以上に上昇させても、
セキュリティ用トランジスタ１１のゲート入力電圧“Ｈ
”は一定以上高くならず、書込み状態のいかんにかかわ
らず導通されてしまうようなことがない。

このようにして、電源電圧Ｖｃｃを規格以上とすること
による機密保護の不正解除が防止されている。

以上説明したように上記実施例は、セキュリティ用不揮
発性記憶素子と電源電圧検出回路を設け、前記セキュリ
ティ用不揮発性記憶素子に保護情報を記憶すると共に、
規格外の電源電圧が印加された場合に、前記電源電圧検
出回路からの信号によってセキュリティ用不揮発性記憶
素子の持つ保護情報の出力を禁止、またはセキュリティ
用不揮発性記憶素子の制御端子に対する規格外の電源電
圧の印加を阻止するなどの制御を行なうようにしたので
、規格外の電源電圧が印加されても、セキュリティ用不
揮発性記憶素子の記憶情報が正しく使用されるという作
用により１機密保護機能を有する不揮発性記憶装置にお
ける機密性が向上されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば電源電圧検出用の
具体的回路は、上記実施例に限定されるものではなく、
上記実施例と同様な動作を行なうものであれば何でもよ
い、各回路ブロックの具体的回路も、上記実施例におけ
る回路と同様な動作を行なうものであればよい。

また、前記実施例の不揮発性記憶装置と他の機能を有す
る回路装置を、同一の半導体基板上に形成することも可
能である０機密保護の形態は、同一基板上の回路装置と
のデータの入出力は許可し、外部との入出力を禁止する
ようなものであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＰＲＯＭ装置に適
用したものについて説明したが、この発明はそれに限定
されるものでなく、ＥＥＰＲＯＭ　（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ　　Ｅｒａｓａｂｌｅ　　ＰＲＯＭ）装置その
他不揮発性記憶装置一般に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、本発明によれば、セキュリティ用トランジス
タを有する不揮発性記憶装置において、規格外の電源電
圧を加えることによる機密保護の不正な解除を防止する
ことが可能となり１機密保護の強化を実現することがで
きる。

【図面の簡単な説明】

第１図は１本発明をＥＰＲＯＭに適用した場合の第１の
実施例を示す回路構成図、 第２図は、第１の実施例の電源電圧検出手段の特性を示
すグラフ、 第３図は、本発明に係るＥＦＲＯＭの第２の実施例を示
す回路構成図。 第４図は、第２の実施例の電源電圧検出回路の特性を示
すグラフ。 第５図は、本発明に係るＥＦＲＯＭの第３の実施例を示
す回路構成図。 第６図は、第３の実施例の電源電圧検出回路の特性を示
すグラフ。 第７図は、ＥＰＲＯＭを構成する不揮発性記憶素子の断
面図。 第８図は不揮発性記憶素子の特性を示すグラフ、第９図
は、本発明に先立って提案されたセキュリティ用記憶素
子を有する不揮発性記憶装置の回路構成図である。 １１・・・・セキュリティ用不揮発性記憶素子（トラン
ジスタ）、１２・・・・抵抗、１３・・・・インバータ
、２１・・・・電源電圧検出用トランジスタ、２２・・
・・抵抗、２３・・・・論理ゲート、３１・・・・負荷
トランジスタ、３２１，３２２・・・・抵抗。 ３３１．３３１，３３２・・・・インバータ、３４゜３
５・・・・論理ゲート、４４１，４４２・・・・負荷ト
ランジスタ、４２１，４２２・・・・抵抗、４３・・・
・オン・オフトランジスタ、１１０・・・・フローティ
ングゲート、１１１・・・・コントロールゲート、１１
２・・・・ソース、１１３・・・・ドレイン。 ５１・・・・不揮発性記憶素子群、５２・・・・入出力
回路、５３・・・・外部入出力端子、５４・・・・スイ
ッチ用トランジスタ。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４ＦｉＪ ｆｆＪ＝２シーイＶ 第　　５５！Ｊ 第　　６ｖ！Ｊ ′　　　　　二−−−゛γ禾ｔ！ＦＬＶｃζ￥オ虜ｔ（
φ匝 第　　７　　図 ＶＣＣ 第　　８ｆｆｌ 第　９　　図

Claims (1)

1. 【特許請求の範囲】 １、不揮発性記憶素子群と、該記憶素子群に記憶された
   情報を機密にするか否か外部から設定するための不揮発
   性記憶素子とを備えた不揮発性記憶装置において、電源
   電圧のレベルを検出する電源電圧検出回路を設け、該電
   源電圧検出回路の出力と上記機密保護用の不揮発性記憶
   素子に設定された機密保護情報とに基づいて、前記不揮
   発性記憶素子群内の情報を外部へ出力可能とするか否か
   決定するようにしたことを特徴とする不揮発性記憶装置
   。 ２、上記電源電圧検出回路により電源電圧が規格外にあ
   ることが検出された場合に、上記機密保護の情報のいか
   んにかかわらず上記不揮発性記憶素子群内の情報の外部
   への出力を禁止させるようにしたことを特徴とする特許
   請求の範囲第１項記載の不揮発性記憶装置。 ３、上記電源電圧検出回路は、抵抗分圧回路で構成され
   、上記機密保護用の不揮発性記憶素子の制御端子に印加
   される電圧を電源電圧レベルに応じて変化させるように
   構成されてなることを特徴とする特許請求の範囲第１項
   もしくは第２項記載の不揮発性記憶装置。 ４、上記不揮発性記憶素子は、コントロールゲート下に
   電荷を蓄積させるか否かによってしきい値電圧が変化さ
   れるようにされたＭＯＳ型トランジスタにより構成され
   てなることを特徴とする特許請求の範囲第１項、第２項
   もしくは第３項記載の不揮発性記憶装置。