JPS63160408A - Two-way delay flip-flop circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、双方向シフトレジスタ等に用いられる双方向
遅延型フリップフロップ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a bidirectional delay type flip-flop circuit used in a bidirectional shift register or the like.
（従来の技術）
従来、双方向シフトレジスタに用いられる遅延型７９７
１７０９１回路（以下、Ｄ−ＦＦという）としては、例
えば第２図のようなものがあった。(Prior Art) Conventionally, a delay type 797 used in a bidirectional shift register
An example of the 17091 circuit (hereinafter referred to as D-FF) is the one shown in FIG.
以゛Ｆ、その構成を説明する。Below, the configuration will be explained.
第２図は従来のＤ−ＦＦの一構成例を示す回路図である
。このＤ −ＦＦＩは、シリアルなデータＤを読込む入
力端子１ａ、シリアルなデータＱを出力する出力端子１
ｂ、及びクロ・ツクパルスφを入力するクロ・ツク端子
１を有し、その人、出力端子１ａ、 Ｔ。FIG. 2 is a circuit diagram showing an example of the configuration of a conventional D-FF. This D-FFI has an input terminal 1a that reads serial data D, and an output terminal 1 that outputs serial data Q.
b, and has a clock terminal 1 for inputting a clock pulse φ, and output terminals 1a, T.
間にはＪ’ｌｆｆ次、マスクのトランスファゲート２−
１、マスクのバッファ３−１、スレーブのトランスファ
・ゲート２−２、及びスレーブのバッファ３−２が接続
され、さらに各バッファ３−１ 、３−２にはそれぞれ
トラ〉スフアゲート２−３ 、２−４が並列に接続され
ている。各トランスファゲート２−１〜２−４は、それ
ぞれ入力端子２−１ａ 〜２−４ａ、出力端子２−１ｂ
−２−４ｂ、及び制御端子２〜１Ｏ−２−４Ｃを有し、
その制御端子２−１Ｃ〜２−４Ｃに入力される信号の高
レベル（以下、）（レベルという〉で入、出力端子２−
１ａ 〜２−４ａ。Between J'lff and mask transfer gate 2-
1, a mask buffer 3-1, a slave transfer gate 2-2, and a slave buffer 3-2 are connected, and each buffer 3-1 and 3-2 is connected to a tra>sphere gate 2-3 and 2, respectively. -4 are connected in parallel. Each transfer gate 2-1 to 2-4 has an input terminal 2-1a to 2-4a and an output terminal 2-1b.
-2-4b, and control terminals 2 to 1O-2-4C,
The high level (hereinafter referred to as level) of the signal input to the control terminals 2-1C to 2-4C is input and output terminal 2-4C.
1a to 2-4a.
２−１ｂ〜２−４ｂ間がオン状態、低レベル（以下、！
、レベルという）で出力端子２−１ｂ〜２−４ｂがハイ
インピーダンスになってオフ状態になる回路である。Between 2-1b and 2-4b are on, low level (hereinafter, !
, level), the output terminals 2-1b to 2-4b become high impedance and turn off.
クロ・ツク端子１Ｃには２個のインバータ４−１゜４−
２が直列に接続され、一方のインバータ４−１の出力端
子がトランスファゲート２−１ 、２−４の嗜Ｊｕｌ端
子２−１ｃ、 ２−４ｃに、他方のインバータ４−２の
出力端子がトラ〉′スフアゲート２−２ 、２−３の制
御端子２−２ｃ、 ２−３ｃにそれぞれ接続されている
。Two inverters 4-1゜4- are connected to the clock terminal 1C.
2 are connected in series, the output terminal of one inverter 4-1 is connected to the transfer terminals 2-1c, 2-4c of the transfer gates 2-1, 2-4, and the output terminal of the other inverter 4-2 is connected to the transfer gates 2-1c, 2-4c. >' Connected to control terminals 2-2c and 2-3c of sphere gates 2-2 and 2-3, respectively.
以上の構成において、クロックパルスφが１．レベルの
ときには、それがインバータ４−１で反転され、）ルベ
ルの信号によりトランスファゲート２−１ 、２−４が
オン状態になると共に、インバータ４−１のＨレベル出
力がインバータ４−２でさらに反転され、そのインバー
タ４−２のＬレベル出力によってトランスファゲート２
−２ 、２−３がオフ状態になる。クロックパルスφが
）Ｉレベルのときには、トランスファゲート２−１ 、
２−４がオフ状態、トランスフアゲ−）２−２ 、２−
３がオン状態になる。In the above configuration, the clock pulse φ is 1. When the level is high, it is inverted by the inverter 4-1, and the transfer gates 2-1 and 2-4 are turned on by the Lebel signal, and the H level output of the inverter 4-1 is further inverted by the inverter 4-2. The transfer gate 2 is inverted by the L level output of the inverter 4-2.
-2 and 2-3 are turned off. When the clock pulse φ is at I level, the transfer gates 2-1,
2-4 is off, transfer game) 2-2, 2-
3 is turned on.
そしてクロックパルスφがレベルのときには、オン状態
のマスクのトランスファゲート２−１によりデータＤが
取込まれる。クロックパルスφがＬレベルからＨレベル
になると、トランスファゲート２−１がオフし、トラン
スファゲート２−３がオンするので、そのトランスファ
ゲート２−３により取込まれたデータＤが保持される。When the clock pulse φ is at the level, the data D is taken in by the mask transfer gate 2-1 which is in the on state. When the clock pulse φ changes from L level to H level, transfer gate 2-1 is turned off and transfer gate 2-3 is turned on, so that data D taken in by transfer gate 2-3 is held.
それと同時に、スレーブのトランスファゲート２−２が
オン・し、取込まれたデータＤがスレーブのバッファ３
−２側に伝送される。バ・ソファ３−２では伝送された
データＤを出力データＱの形で出力端子ｉｂへ出力し、
クロックパルスφがＨレベルからＬレベルになると、ト
ランスファゲート２−４がオンしてそのゲート２−４に
より出力データＱが保持される。At the same time, the slave's transfer gate 2-2 turns on, and the captured data D is transferred to the slave's buffer 3.
-2 side. The bar sofa 3-2 outputs the transmitted data D in the form of output data Q to the output terminal ib,
When the clock pulse φ changes from the H level to the L level, the transfer gate 2-4 is turned on and the output data Q is held by the gate 2-4.
このようなり −ＦＦＩを用いた双方向シフトレジスタ
のｔＭ成例が第３図に示されている。A tM example of a bidirectional shift register using -FFI is shown in FIG.
第３図は３ビツトのシリアルイン・パラレルアウト（直
列入力・並列出力）用の双方向シフトレジスタである。FIG. 3 shows a 3-bit serial-in/parallel-out (serial input/parallel output) bidirectional shift register.
このシフトレジスタは、右方向のシリアルデータＩ）Ｒ
を入力または左方のシリアルデータＯ［を出力する入出
力端子１０−１、左方向のシリアルデータ叶を入力また
は右方向のシリアルデータＯＲを出力する入出力端子１
０−２．３ビツトのパラレルデータ０１〜０３を出力す
る出力端子１１−１〜１１−３、シフト用のクロックパ
ルスφを入力するクロック端子１２、及び右または左の
転送方向制御を行う制御信号Ｒ／Ｌを入力する制御端子
１３を有し、それらの端子１０−１．１０−２．１１−
１〜１１−３．１２．１３に第２図の構成の３個のＤ−
ＦＦＩ−１〜１−３．３個の切替ゲート１４−１〜１４
−３．２個のクロックドバッファ１５−１゜１５−２、
及び１個のインバータ１６が接続されている。This shift register is used for the rightward serial data I)R
Input/output terminal 10-1 for inputting or outputting left serial data O[, input/output terminal 1 for inputting leftward serial data or outputting rightward serial data OR
Output terminals 11-1 to 11-3 that output 0-2.3-bit parallel data 01 to 03, a clock terminal 12 that inputs a clock pulse φ for shifting, and a control signal that controls the right or left transfer direction. It has a control terminal 13 for inputting R/L, and these terminals 10-1.10-2.11-
1 to 11-3.12.13, three D- with the configuration shown in Figure 2.
FFI-1~1-3.3 switching gates 14-1~14
-3.2 clocked buffers 15-1°15-2,
and one inverter 16 are connected.
各Ｄ−ＦＦＩ−１〜１−３はデータＤの入力端子１−１
ａ〜１−３ａ、データＱの出力端子１−１ｂ〜１−３ｂ
、及びクロック端子１−１Ｃ〜１−３（：をそれぞれ有
し、その各入力端子１−１ａ〜１−３ａに各切替ゲート
１４−１の出力端子が、その各出力端子１−１ｂ〜１−
３ｂに各出力端子０１〜０３が、その各クロ・ツク端子
１−１Ｃ〜１−３Ｃがタロツク端子１２にそれぞれ接続
されている。切替ゲート１４−１〜１４−３は転送方向
を右または左に切替る回路であり、それぞれ右方向用ア
ンドゲート（以下、へＮＯゲートという） １４−ＩＲ
〜１４−３Ｒ、左方向用式ＮＯゲート１４−１１〜１４
−３１及びオアゲート（以下、ＯＲゲートという） １
４−ＩＮ〜１４−３Ｎで構成されている。１段「Ｉの切
替ゲート１４−１の右方向用ＡＮＤゲー）１４−ＩＨの
入力側は入出力端子１０−１及び制御端子１３に接続さ
れ、その左方向用ＡＮ［）ゲート１４−杜の入力側はＤ
−ＦＦＩ−２の出力端子１−２ｂとインバータ１６を介
して制御端子１３とに接続されている。２段［１の右方
向用ＡＮＤゲート１４−２Ｈの入力側はＤ−ＦＦＩ−１
の出力端子１−１ｂ及び制御端子１３に、左方向用ＡＮ
Ｄゲート１４−２１の入力側はＤ ＦＦｌ−３の出力
端子１−３ｂ及びバッファ１６の出力側にそれぞれ接続
されている。３段目の右方向用八ＮＤゲート１４−３Ｈ
の入力側はＤ−ＦＦＩ−２の出力端子１−２ｂ及び制御
端子１３に接続され、左方向用ＡＮＤゲート１４−３１
の入力側はクロ・ソクドインバータ１５−２を介してＤ
−ＦＦｌ−３の出力端子１−３ｂとインバータ１６の
出力側とに接続されている。Each D-FFI-1 to 1-3 is the input terminal 1-1 of data D.
a to 1-3a, data Q output terminals 1-1b to 1-3b
, and clock terminals 1-1C to 1-3(:), and the output terminals of the switching gates 14-1 are connected to the input terminals 1-1a to 1-3a, and the output terminals 1-1b to 1 −
The output terminals 01 to 03 are connected to the terminal 3b, and the clock terminals 1-1C to 1-3C are connected to the clock terminal 12, respectively. The switching gates 14-1 to 14-3 are circuits that switch the transfer direction to the right or left, and each is an AND gate for the right direction (hereinafter referred to as a NO gate) 14-IR.
~14-3R, left direction NO gate 14-11~14
-31 and OR gate (hereinafter referred to as OR gate) 1
It is composed of 4-IN to 14-3N. The input side of the first stage "I switching gate 14-1 right direction AND gate" 14-IH is connected to the input/output terminal 10-1 and the control terminal 13, and its left direction AN[) gate 14-Mori no The input side is D
- It is connected to the output terminal 1-2b of the FFI-2 and the control terminal 13 via the inverter 16. The input side of the 2-stage right-direction AND gate 14-2H is D-FFI-1.
AN for the left direction is connected to the output terminal 1-1b and the control terminal 13 of
The input side of the D gate 14-21 is connected to the output terminal 1-3b of the DFF1-3 and the output side of the buffer 16, respectively. 3rd stage rightward 8ND gate 14-3H
The input side of is connected to the output terminal 1-2b of D-FFI-2 and the control terminal 13, and the left direction AND gate 14-31
The input side of
- It is connected to the output terminal 1-3b of FFl-3 and the output side of the inverter 16.
一方のクロ・ソクドインバータ１５−２はＤ −ＦＦｌ
−３の出力端子１−３ｂと入出力端子１０−２との間に
接続され、他方のクロックドインバータ１５−１はＤ
−ＦＦｌ−１の出力端子１−１ｂと入出力端子１０−１
との間に接続されている。そして一方のクロックドイン
バータ１５−２は制御端子１３から与えられる制御信号
Ｒ／Ｌの■（レベルで通常のバヅファ、トルベルでハイ
インピーダンス状態となり、同様に他方のインバータ１
５−１はインバータ１６による制御信号Ｒ／Ｌの反転ｒ
２号で通常のバッファ動作またはハイインピーダンス状
態に切替られる。One of the black and white inverters 15-2 is D-FFl
-3 is connected between the output terminal 1-3b and the input/output terminal 10-2, and the other clocked inverter 15-1 is connected to the D
-FFl-1 output terminal 1-1b and input/output terminal 10-1
is connected between. One of the clocked inverters 15-2 is in a normal buffer state at the level of the control signal R/L given from the control terminal 13, and is in a high impedance state at the trubel level, and similarly, the other clocked inverter 15-2
5-1 is the inversion r of the control signal R/L by the inverter 16.
No. 2 switches to normal buffer operation or high impedance state.
１ 次に、第３図のタイムチャート
を示す第４図を参照しつつ、第３図の右方向シフト動作
及び左方向シフト動作を説明する。1 Next, the rightward shift operation and leftward shift operation in FIG. 3 will be explained with reference to FIG. 4 showing the time chart of FIG. 3.
（ｉ）右方向シフトの動作
制御−号Ｒ／Ｌはトルベルで、切替ゲート１４−１〜１
４−３の左方向用式ＮＯゲート１４−ｉｔ〜１４−３Ｌ
がオフ状態になると共に、右方向用ＡＮＤゲート１４−
ＩＲ〜１４−３Ｒがオン状態になり、そのオン状態のへ
ＮＤゲート＋４−ＩＲを通してトルベルのシリアルデー
タＤＲがＤ−ＦＦＩ−１の入力端子１−１８に与えられ
る。シフト用クロックパルスφがトルベルからト■レベ
ルに立上がるとく１回目の立上り） 、Ｄ−ＦＦＩ−１
はその入力端子１−１ａ側のトルベルを読込み、一定の
遅延時間ｔ１の経過後、その出力端子１−１ｂからトル
ベルのデータ０１を出力する。ト■レベルのデータ０１
は切替ゲート１４−２の右シフト用へＮＯゲート１４−
２８及びＯＲゲート１４−２Ｎを通り、そのゲート１４
−２の遅延時間【２経過陵、Ｄ−ＦＦＩ−２ノ入力端子
１−２８へ与えられる。(i) Operation control for rightward shift - No. R/L is a trubel, and switching gates 14-1 to 1
4-3 left direction NO gate 14-it ~ 14-3L
turns off, and the right direction AND gate 14-
IR-14-3R is turned on, and the serial data DR of Trubel is applied to the input terminal 1-18 of D-FFI-1 through the ND gate +4-IR. When the shift clock pulse φ rises from the torque level to the T level, the first rise), D-FFI-1
reads the torque signal from its input terminal 1-1a, and after a certain delay time t1 has elapsed, outputs torque signal data 01 from its output terminal 1-1b. ■Level data 01
is the NO gate 14- to the right shift of the switching gate 14-2.
28 and OR gate 14-2N, and its gate 14
-2 delay time [2 elapsed time] is applied to input terminal 1-28 of D-FFI-2.
クロックパルスφがトルベルに立上がると（２回目の立
上がり） 、Ｄ−ＦＦＩ−１はその入力端子１−１ａの
トルベルを読込み、一定の遅延時間Ｌ１経過陵にその出
力データ０１をトルベルからトルベルに立下げると共に
、Ｄ−ＦＦＩ−２はその入力端子１−２ａのトルベルを
読込み、一定の遅延時間【３経過後にその出力データ０
２を１４レベルに立上げる。出力データ０２が立上がり
、切替ゲート１４−３の遅延時間【４が経過すると、Ｄ
−ＦＦＩ−３の入力端子１−３ａレベルがトルベルとな
る。出力データ０１がトルベルに立下がると、切替ゲー
ト１４−２の遅延時間【２経過後、Ｄ−ＦＦＩ−２の入
力端子１−２８のレベルがトルベルに立下がる。When the clock pulse φ rises (second rise), the D-FFI-1 reads the torque of its input terminal 1-1a, and transfers the output data 01 from the torque to the torque after a certain delay time L1 has elapsed. At the same time, D-FFI-2 reads the torque of its input terminal 1-2a, and after a certain delay time [3] has elapsed, its output data is 0.
Raise 2 to level 14. When output data 02 rises and delay time [4] of switching gate 14-3 elapses, D
-The input terminal 1-3a level of FFI-3 becomes the torque level. When the output data 01 falls to the torque level, after the delay time [2] of the switching gate 14-2 has elapsed, the level of the input terminal 1-28 of the D-FFI-2 falls to the torque level.
このようにトルベルのシリアルデータＤＲは、クロ・ツ
クパルスφの立上がり毎にＤ −ＦＦｌ−１、ｒ）−Ｆ
ＦＩ−２、Ｄ−ＦＦＩ−３へと順次伝送されていき、タ
ロツクドパ・ソファ１５−２を通して入出力端子１０−
２からデータＯＲの形で出力される。In this way, the serial data DR of Trubel is D -FFl-1,r)-F every time the clock pulse φ rises.
It is transmitted sequentially to FI-2 and D-FFI-3, and is then transmitted to the input/output terminal 10- through the tarokdopa sofa 15-2.
2 is output in the form of data OR.
（ｉｉ）左方向シフトの動作
制御信号Ｒ／Ｌはトルベルに設定されるので、クロ・ソ
クドバッファ１５−２はハイインピーダンス状態になり
、入出力端子１０−２が入力端子となる。またクロ・ソ
クドバッファ１５−１は通常のバ・ソファゲートとして
動作し、入出力端子１０−１が出力端子となる。(ii) Since the leftward shift operation control signal R/L is set to the torque level, the cross-domain buffer 15-2 enters a high impedance state, and the input/output terminal 10-2 becomes an input terminal. Further, the cross/separate buffer 15-1 operates as a normal buffer gate, and the input/output terminal 10-1 becomes an output terminal.
入出力端子１０−２から入力されたシリアルデータ０［
は切替ゲート１４−３の左方向用ＡＮＤゲー） １４−
３Ｌ及びＯＲゲート１４−３Ｎを通してＤ−ＦＦＩ−３
側べ出力さし６． Ｄ−ＦＦＩ−３はタロツクパフレス
φの１回目の立上がりで最初のデータ０３を出力する。Serial data 0[ input from input/output terminal 10-2
is an AND game for the left direction of switching gate 14-3) 14-
D-FFI-3 through 3L and OR gate 14-3N
Side output gauge 6. The D-FFI-3 outputs the first data 03 at the first rise of the tally clock φ.
このデータ０３は切替ゲート１４−２の左方向用ＡＮＤ
ゲート１４−２１．及びＯＲゲート１４−２Ｎを通して
Ｄ−ＦＦＩ−２側へ出力される。Ｄ −ＦＦｌ−２はク
ロ・ツクパルスφの２回目の立上がりで２回目のデータ
０２を出力する。そのデータ０２は切替ゲート１４−ｉ
の左方向用ＡＮＤゲート１４−■及びＯＲゲート１４−
ＩＮを通してＤ−ＦＦＩ−１側へ出力される。Ｄ−ＦＦ
Ｉ−１は３回目のクロックパルスφの立上がりで、３回
目のデータ０１を出力する。そのデータ０１は、クロ・
ソクドバッファ１５−１を通して入出力端子１０−１か
らデータ０１の形で出力される。This data 03 is the left direction AND of the switching gate 14-2.
Gate 14-21. and is output to the D-FFI-2 side through the OR gate 14-2N. D-FFl-2 outputs the second data 02 at the second rise of the clock pulse φ. The data 02 is the switching gate 14-i
AND gate 14-■ and OR gate 14- for the left direction of
It is output to the D-FFI-1 side through IN. D-FF
I-1 outputs the third data 01 at the third rise of the clock pulse φ. The data 01 is
The data is output from the input/output terminal 10-1 through the output buffer 15-1 in the form of data 01.
（発明が解決しようとする問題点）
しかしながら。上記構成のＤ−ＦＦでは、それを用いて
双方向シフトレジスタを構成した場合、Ｄ−ＦＦＩ−１
、切替ゲート１４−２、Ｄ−ＦＦＩ−２、切替ゲート１
４−３の各遅延時間をｔｌ、 ｔ２． ｔ３． ｔ４と
すると、シフトレジスタが正しく動作するためには各段
の遅延時間（ｔｌ＋ｊ２） 、 （ｔ３＋ｔ４）がそ
れぞれクロ・ツクパルスφの１周期分以内でなければな
らないので、高速で動作させることが難しい。またパタ
ーン設計上では切替ゲート１４−２．１４−３がＤ−Ｆ
Ｆ１−１〜１−３間に介在すること、左方向シフト用の
データの配線を引き廻す必要があることのため、パター
ン面積が大きくなるという間」点があった。(Problem to be solved by the invention) However. In the D-FF with the above configuration, when a bidirectional shift register is configured using it, D-FFI-1
, switching gate 14-2, D-FFI-2, switching gate 1
4-3, each delay time is tl, t2. t3. Assuming t4, in order for the shift register to operate correctly, the delay times (tl+j2) and (t3+t4) of each stage must each be within one cycle of the clock pulse φ, making it difficult to operate at high speed. Also, in the pattern design, switching gate 14-2, 14-3 is D-F.
There was a point where the pattern area became large because it was interposed between F1-1 to F1-3 and it was necessary to route data wiring for leftward shifting.
本発明は前記従来技術が持っていた問題点として、Ｄ−
ＦＦを用いて双方向シフトレジスタを構成したときの低
速動作の点と、パターン面積が大きくなる点について解
決した双方向Ｄ−ＦＦを提供するものである。The present invention solves D-
The present invention provides a bidirectional D-FF that solves the problems of low speed operation and large pattern area when a bidirectional shift register is constructed using FFs.
（問題点を解決するための手段）
本発明は前記問題点を解決するために、クロ・ソクドパ
ルスの立上がり時に入力デニタが出力端子に記憶される
双方向Ｄ−ＦＦにおいて、第１と第２の入出力端子間に
順次直列に接続された第１のトランスファゲート、第１
のクロ・ソクドバッファ、第２のトランスファゲートお
よび第２のクロックドパ・ソファと、前記第２および第
１のトランスファゲートにそれぞれ逆並列に接続された
第３および第４のクロ・ツクドパ・ソファと、前記第２
および第１のクロックドバッファにそれぞれ並列に接続
された第３および第４のトランスファゲートとを備え、
クロックパルスに基づき前記第１．第２゜第３および第
４のトランスファゲートをオン、オフ制御すると共に、
データの転送方向切替用制御信号に基づき前記第１．第
２．第３および第４のタロツクドパ・ソファをオ〉′、
オフ制御するようにしたものである。(Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention provides a bidirectional D-FF in which the input data is stored in the output terminal at the rising edge of the clock pulse. a first transfer gate connected in series between input and output terminals;
a clocked buffer, a second transfer gate, and a second clocked gate sofa, and third and fourth clocked gate sofas connected in antiparallel to the second and first transfer gates, respectively; Said second
and third and fourth transfer gates each connected in parallel to the first clocked buffer,
Based on the clock pulse, the first. 2nd ° Controls on/off of the third and fourth transfer gates, and
Based on the data transfer direction switching control signal, the first. Second. Open the third and fourth tarotsukdopa sofas,
It is designed to be turned off.
（作 用）
本発明によれば、以上のように双方向ｒ）−ＦＦを構成
したので、第１および第２のクロックドパ・ソファは右
方向のデータ転送を、第３および第４のクロックドパ・
ソファは左方向のデータ転送を行なう。右方向のデータ
転送時において、第１および第２のトランスファゲート
はデータの取込みとその出力を行い、その際に第３およ
び第４のトランスファゲートがデータの保持を行う。左
方向のデータ転送時において、第３および第４のトラン
スファゲートはデータの取込みその出力を行い、その際
に第１および第２のトランスファゲートがデータの保持
を行う。これらデータの転送方向は制御信号で切替られ
、双方向のデータ転送が可能になる。従ってこのような
双方向Ｄ−ＦＦを用いて双方向シフトレジスタを構成す
れば、各Ｄ−ＦＦ間における遅延時間の除去と、配線の
引き廻しをなくすことが可能となり、前記問題点を除去
できるのである。(Function) According to the present invention, since the bidirectional r)-FF is configured as described above, the first and second clocked path sofas transfer data in the right direction, and the third and fourth clocked path path sofas transfer data in the right direction.
The sofa performs data transfer in the left direction. During data transfer in the right direction, the first and second transfer gates take in and output data, and at this time, the third and fourth transfer gates hold the data. During data transfer in the left direction, the third and fourth transfer gates take in and output data, and at this time, the first and second transfer gates hold the data. The direction of data transfer is switched by a control signal, allowing bidirectional data transfer. Therefore, if a bidirectional shift register is constructed using such bidirectional D-FFs, it becomes possible to eliminate the delay time between each D-FF and the need to route wiring, thereby eliminating the above-mentioned problems. It is.
（実施例）
第１図は本発明の実施例を示す双方向Ｄ−ＦＦの回路図
である。(Embodiment) FIG. 1 is a circuit diagram of a bidirectional D-FF showing an embodiment of the present invention.
この双方向Ｄ−ＦＦは、シリアルデータＤを入力または
シリアルデータＱを出力する２個の第１および第２の入
出力端子２０ａ 、 ２０ｂ 、クロ・ツクパルスφを
入力するタロツク端子２０Ｃ１および右または左の転送
方向制御を行う制御信号Ｒ／Ｌを入力する制御端子２０
ｄを有し、それらの端子２０ａ 、 ２０ｂ 。This bidirectional D-FF has two first and second input/output terminals 20a and 20b that input serial data D or output serial data Q, a clock terminal 20C1 that inputs clock pulse φ, and a right or left terminal. A control terminal 20 for inputting a control signal R/L for controlling the transfer direction of
d, and have their terminals 20a, 20b.
２０ｃ 、 ２０ｄには第１〜第４のトランスファゲー
ト２１−１〜２１−４、第１〜第４のクロ・ツクドパ・
ソファ２２−１〜２２−４、インバータ２３−１．２３
−２．２４−１．２４−２が接続されている。20c and 20d include first to fourth transfer gates 21-1 to 21-4, first to fourth black gates,
Sofa 22-1 to 22-4, inverter 23-1.23
-2.24-1.24-2 are connected.
各トランスファゲート２１−１〜２１−４は入力端子２
ｌ−１ａ 〜２ｌ−４ａ 、出力端子２ｌ−１ｂ 〜２
ｌ−４ｂ 、及び制御端子２ｌ−ＩＣ−２ｌ−４ｃをそ
れぞれ有し、同様に各クロ・ツクドパ・ソファ２２−１
〜２２−４も入力端子２２−１ａ 〜２２−４ａ 、出
力端子２２−１ｂ 〜２２−４ｔ） 、及び制御端子２
２−１ｃ〜２２−４Ｃをそれぞれ有している。Each transfer gate 21-1 to 21-4 has input terminal 2
l-1a ~ 2l-4a, output terminal 2l-1b ~ 2
1-4b, and control terminals 2l-IC-2l-4c, and similarly each black, tsukudopa, and sofa 22-1.
~22-4 also has input terminals 22-1a ~22-4a, output terminals 22-1b ~22-4t), and control terminal 2
2-1c to 22-4C, respectively.
これらトランスファゲート２１−１〜２１−４及びクロ
・ツクドパ・ソファ２２−１〜２２−４は、その制御端
子２ｌ−１ｃ〜２ｌ−４ｃ 、 ２２−１ｃ 〜２２−
４ｃのＨレベルでオン状態、し、レベルでハイインピー
ダンスのオフ状態なるゲートである。第１と第２の入出
力端子２０ａ 、 ２Ｏｂ間には順次節１のトランスフ
ァゲート２１−１、第１のクロックドバッファ２２−１
、第２のトランスファゲート２１−２、及び第２のクロ
・ツクドパ・ソファ２２−２が順方向に直列に接続され
、さらに第２と第１の入出力端子２０ｂ 、 ２０ａ間
には順次節３のトランスファゲート２１−３、第３のタ
ロツクドパ・ソファ２２−３、第４のトランスファゲー
ト２１−４、及び第４のクロックドバッファ２２−４が
ｊ順方向に直列に接続されている。These transfer gates 21-1 to 21-4 and black-and-white sofas 22-1 to 22-4 have their control terminals 2l-1c to 2l-4c, 22-1c to 22-
The gate is in an on state at the H level of 4c, and is in a high impedance off state at the high level. A transfer gate 21-1 of node 1 and a first clocked buffer 22-1 are connected between the first and second input/output terminals 20a and 2Ob.
, a second transfer gate 21-2, and a second black-output sofa 22-2 are connected in series in the forward direction, and nodes 3 are sequentially connected between the second and first input/output terminals 20b and 20a A transfer gate 21-3, a third tally gate sofa 22-3, a fourth transfer gate 21-4, and a fourth clocked buffer 22-4 are connected in series in the forward direction.
クロック端子２０ｃにはそれに直列にインバータ２３−
１．２３−２が接続され、そのインバータ２３−１の出
力側が第１および第３のトランスファゲート２１−１゜
２１−３の制御端子２ｌ−１ｃ 、 ２ｌ−３ｃに接続
されると共に、そのインバータ２３−２の出力側が第２
および第４のトランスファゲート２１−２．２１−４の
制御端子２ｌ−２ｃ 、 ２ｌ−４ｃに接続されている
。また、制御端子２０（Ｉにはそれに直列にインバータ
２４−１．２４−２が接続され、そのインバータ２４−
１の出力側が第３および第４のクロックドバッファ２２
−３．２２−４の制御端子２２−３ｃ 、 ２２−４ｃ
に、そのインバータ２４−２の出力側が第１および第２
のタロックドインバータ２２−１．２２−２のＩＩＩｔ
Ｘｌ端子２２−１ｃ 、 ２２−２ｃにそれぞれ接続さ
れている。An inverter 23- is connected to the clock terminal 20c in series with it.
1.23-2 is connected, and the output side of the inverter 23-1 is connected to the control terminals 2l-1c and 2l-3c of the first and third transfer gates 21-1 and 21-3. The output side of 23-2 is the second
and the control terminals 2l-2c and 2l-4c of the fourth transfer gate 21-2, 21-4. Further, an inverter 24-1, 24-2 is connected in series to the control terminal 20 (I), and the inverter 24-1, 24-2 is connected in series thereto.
The output side of 1 is the third and fourth clocked buffer 22
-3.22-4 control terminals 22-3c, 22-4c
, the output side of the inverter 24-2 is connected to the first and second
Tallocked inverter 22-1.22-2 IIIt
They are connected to Xl terminals 22-1c and 22-2c, respectively.
以上の構成において、右方向シフトと左方向シトのとき
の動作を説明する。In the above configuration, operations during rightward shift and leftward shift will be explained.
（ａ）右方向シフト時の動作
制御端子２０Ｃ１に与える制御信号Ｒ／ＬをＨレベルに
すると、それがインバータ２４−１で反転させてＬ７レ
ベルの信号がクロックドバッファ２２−３．２２−４の
制御端子２２−３ｃ 、 ２２−４ｃに与えられ、さら
にインバータ２４−２で反転されてＨレベルの信号がク
ロックドバッファ２２−１．２２−２の制御端子２２−
１ｃ 。(a) When the control signal R/L applied to the operation control terminal 20C1 at the time of rightward shift is set to H level, it is inverted by the inverter 24-1 and the L7 level signal becomes the clocked buffer 22-3.22-4. The signal is applied to the control terminals 22-3c, 22-4c of the clocked buffer 22-1, 22-4c, and further inverted by the inverter 24-2, and the H level signal is applied to the control terminal 22-3 of the clocked buffer 22-1, 22-2.
1c.
２２−２ｃに与えられるなめ、タロツクドパ・ソファ２
２−１．２２−２が通常のバ・ソファゲート動作を行う
と共に、クロ・ソクドバッファ２２−３．２２−４の出
力端子２２−３ｂ 、 ２２−仙がハイインピーダンス
状態となる。Lick given to 22-2c, Tarotukudopa Sofa 2
2-1 and 22-2 perform the normal buffer gate operation, and the output terminals 22-3b and 22-x of the cross-socket buffer 22-3 and 22-4 become in a high impedance state.
クロック端子２０ｃに入力されるクロックパルスφがＬ
レベルの時、それがインバータ２３−１で反転されてト
ランスファゲート２１−１．２１−３の制御端子２ｌ−
１ｃ 、 ２ｌ−３ｃに与えられるなめ、そのトランス
ファゲート２１−１．２１−３がオフ状態になると共に
、インバータ２３−２でさらに反転された信号がトラン
スファゲート２１−２．２１−４の制御端子２ｌ−２ｃ
。The clock pulse φ input to the clock terminal 20c is L
level, it is inverted by the inverter 23-1 and the control terminal 2l- of the transfer gate 21-1, 21-3
1c and 2l-3c, the transfer gate 21-1.21-3 turns off, and the signal further inverted by the inverter 23-2 is applied to the control terminal of the transfer gate 21-2.21-4. 2l-2c
.
２ｌ−４ｃに与えられそのトランスファゲート２１−２
゜２１−４がハイイ〉・ピーダンス状態になる。トラン
スファゲート２１−１がオン状態になると、入出力端子
２０ａの入力シリアルデータＤがそのトランスファゲー
ト２１−１を通してクロックドバッファ２２−１の入力
端子２２−１ａに与えられる。クロックドバッファ２２
−１はバ・ソファ動作を行い、スレーブのトランスフア
ゲ−）２１−２の入力端子２ｌ−２ａへデータＤを与え
る。2l-4c and its transfer gate 21-2
゜21-4 becomes high〉・Peedance state. When the transfer gate 21-1 is turned on, the input serial data D at the input/output terminal 20a is applied to the input terminal 22-1a of the clocked buffer 22-1 through the transfer gate 21-1. clocked buffer 22
-1 performs a bath operation and supplies data D to the input terminal 2l-2a of the slave transfer game 21-2.
クロックパルスφがＬレベルからＨレベルになると、ト
ランスフイゲート２１−Ｌ ２１−３がハイインピーダ
ンス状態になると共に、トランスファゲート２１−２．
２１−４がオフ状態になるため、データＤがそのトラン
スファゲート２１−２及びクロックドパ・ソファ２２−
２を通して入出力端子２０ｂからデータＱの形で出力さ
れると共に、オン状態のトランスファゲート２１−４が
データＤを帰還してそれを保持する。When the clock pulse φ goes from the L level to the H level, the transfer gates 21-L 21-3 go into a high impedance state, and the transfer gates 21-2.
21-4 is turned off, the data D is transferred to its transfer gate 21-2 and the clock doper sofa 22-.
The data Q is output from the input/output terminal 20b through the input/output terminal 20b through the transfer gate 21-4, and the on-state transfer gate 21-4 feeds back the data D and holds it.
クロックパルスφがＨレベルからＬレベルになると、入
出力端子２０ａに与えられたデータＤがトランスファゲ
ート２１−１及びクロックドパ・ソファ２２−１へ読込
まれると共に、トラ〉・スフテゲート２１−３がオン状
態になりデータＤを帰還してそれを保持する。When the clock pulse φ changes from the H level to the L level, the data D applied to the input/output terminal 20a is read into the transfer gate 21-1 and the clocked path sofa 22-1, and at the same time, the tiger/sft gate 21-3 is turned on. state, returns data D and holds it.
（１））左方向シフト時の動作
制御信号Ｒ／１．をＬレベルにすることにより左方向シ
フトになり、クロ・ツクドパ・ソファ２２−３．２２−
４がオンして通常のバ・ソファゲート状態になると共に
、バ・ソファゲート２２−１．２２−２がハイインピー
ダンス状態となる。(1)) Operation control signal R/1 during leftward shift. By setting it to L level, it will shift to the left, and Kuro Tsukudopa Sofa 22-3.22-
4 turns on and enters the normal bath sofa gate state, and the bath sofa gates 22-1 and 22-2 enter a high impedance state.
タロツクバフレスφがＬレベｌしのとき、トランスファ
ゲート２１−１．２１−３がオン状態、トランスファゲ
ート２１−２．２１−４がオフ状態になるなめ、入出力
端子２０ｂの入力シリアルデータＤがトランスファゲー
ト２１−３及びクロ・ツクドパ・ソファ２２−３へ与え
られる。クロックパルスφがＬレベルからＦ（レベルに
なると、トランスファゲート２１−１．２１−３がハイ
インピーダンス状態、トランスファゲート２１−２゜２
１−４がオン状態になるなめ、前記データＤがトランス
ファゲート２１−４及びクロ・ツクドパ・ソファ２２−
４側へ伝送される。すなわち、クロ・ツクドパ・・ｌノ
ア２２−３はバッファ動作を行ない、Ｈレベル信号また
はＬレベル信号のインピーダンス変換等を行ってそれを
トランスファゲート２１−４の入力端子２１−４ａへ伝
える。すると、トランスファゲート２１−４は読込まれ
たデータＤをクロックドバッファ２２−４を通してデー
タＱの形で入出力端子２０ａへ出力する。When the tally clock buffer φ is at the L level, the transfer gate 21-1.21-3 is turned on and the transfer gate 21-2.21-4 is turned off, so that the input serial data D of the input/output terminal 20b is transferred. Given to Gate 21-3 and Kuro Tsukudopa Sofa 22-3. When the clock pulse φ changes from the L level to the F (level), the transfer gate 21-1, 21-3 is in a high impedance state, and the transfer gate 21-2°2
1-4 is turned on, the data D is transferred to the transfer gate 21-4 and the black-top sofa 22-.
It is transmitted to the 4th side. That is, the clock driver 22-3 performs a buffer operation, performs impedance conversion of the H level signal or the L level signal, and transmits it to the input terminal 21-4a of the transfer gate 21-4. Then, the transfer gate 21-4 outputs the read data D to the input/output terminal 20a in the form of data Q through the clocked buffer 22-4.
それと同時にオン状態のトランスファゲート２１−２が
データＤを帰還し、それを保持する。At the same time, the on-state transfer gate 21-2 feeds back data D and holds it.
クロ・ツクパルスφが■］レベルからＬレベルになると
、トランスファゲート２１−１．２１−３がオン状態、
トランスファゲート２１−２．２１−４がハイイ〉・ピ
ーダンス状態になるため、入出力端子２０ｂへ供給され
たデータＤがトランスファゲート２１−３を通してクロ
・ソクドバッファ２２−３へ伝送されると共に、オン状
態のトランスファゲート２１−１がデータＱを帰還しそ
れを保持する。When the clock pulse φ changes from the [■] level to the L level, the transfer gates 21-1 and 21-3 are turned on.
Since the transfer gates 21-2 and 21-4 are in the high-speed state, the data D supplied to the input/output terminal 20b is transmitted to the cross-domain buffer 22-3 through the transfer gate 21-3, and the data D is turned on. The state transfer gate 21-1 feeds back data Q and holds it.
本実施例のＤ −ＦＦ２０では、従来の第２図における
マスク側及びスレーブ側のバ・ソファ３−１ 、３−２
をクロックドバッファ２２−１．２２−２に代えると共
に、第２図のマスク側及びスレーブ側のトランスフアゲ
−）２−１ 、２−２に相当する第１図のトランスファ
ゲート２１−１．２２−２にクロックドバッファ２２−
３゜２２−４を逆並列に接続したので、双方向のデータ
転送が可能になる。In the D-FF 20 of this embodiment, the mask-side and slave-side bus sofas 3-1 and 3-2 in the conventional FIG.
is replaced with a clocked buffer 22-1.22-2, and the transfer gate 21-1.22 in FIG. 1, which corresponds to the mask-side and slave-side transfer gates 2-1 and 2-2 in FIG. -2 clocked buffer 22-
Since 3°22-4 are connected in antiparallel, bidirectional data transfer is possible.
このような双方向Ｄ −ＦＦ２０を用いて構成した３ビ
ツトシリアルイン・パラレルアウト用の双方向シフトレ
ジスタの構成例が第５図に示されている。 。An example of the configuration of a 3-bit serial-in/parallel-out bidirectional shift register constructed using such a bidirectional D-FF 20 is shown in FIG. .
このシフトレジスタは、右方向シリアルデータＤＲを入
力または左方向シリアルデータ０［を出力する入出力端
子３０−１、左方向シリアルデータ［）Ｌを入力または
右方向シリアルデータＯＲを出力する入出力端子３０−
２、パラレルデータ０１〜０４を出力する出力端子３１
−１〜３１−４、シフト用のクロックパルスφを入力す
るクロ・ツク端子３２、制御信号Ｒ／Ｌを入力する制御
端子３３、及び第１図の構成の３個の双方向Ｄ −ＦＦ
２０−１〜２０−３を備えている。各Ｄ−ＦＦ２０−１
〜２０−３は、それぞれデータＤまたＱの入出力端子２
Ｏ−１ａ 〜２Ｏ−３ａ 、 ２Ｏ−１ｂ 〜２Ｏ−３
ｂ 、タロツク端子２Ｏ−１ｃ〜２Ｏ−３ｃ 、及び制
御端子２Ｏ−１ｄ〜２Ｏ−３ｄを有し、それらの入出力
端子２Ｏ−１ａ〜２Ｏ−３ａ 。This shift register has an input/output terminal 30-1 that inputs rightward serial data DR or outputs leftward serial data 0[, and an input/output terminal that inputs leftward serial data [)L or outputs rightward serial data OR. 30-
2. Output terminal 31 that outputs parallel data 01 to 04
-1 to 31-4, a clock terminal 32 to which a shift clock pulse φ is input, a control terminal 33 to which a control signal R/L is input, and three bidirectional D-FFs having the configuration shown in FIG.
20-1 to 20-3. Each D-FF20-1
~20-3 are input/output terminals 2 for data D or Q, respectively.
O-1a ~ 2O-3a, 2O-1b ~ 2O-3
b, tarlock terminals 2O-1c to 2O-3c, and control terminals 2O-1d to 2O-3d, and their input/output terminals 2O-1a to 2O-3a.
２Ｏ−１ｂ〜２Ｏ−３ｂが２つの入出力端子３０−１．
３０−２間に直列に接続されている。出力端子３１−１
〜３１−３はＤ −ＦＦ２０−１〜２０−３の各入出力
端子２Ｏ−１ａ 〜２Ｏ−３ａ側から引出され、さらに
出力端子３１−４が後段の入出力端子２Ｏ−３ｂから引
出されている。クロック端子３２はＤ−ＦＦ２０−１〜
２０−３の各クロ・ツク端子２Ｏ−１ｃ〜２Ｏ−３Ｃに
接続されると共に、制御端子３３が各制御端子２Ｏ−１
ｄ〜２Ｏ−３ｄに接続されている。2O-1b to 2O-3b are two input/output terminals 30-1.
It is connected in series between 30-2. Output terminal 31-1
~31-3 are pulled out from each input/output terminal 2O-1a ~ 2O-3a side of D-FF20-1 ~ 20-3, and output terminal 31-4 is pulled out from the input/output terminal 2O-3b in the subsequent stage. There is. The clock terminal 32 is D-FF20-1~
20-3 are connected to each of the clock terminals 2O-1c to 2O-3C, and the control terminal 33 is connected to each of the control terminals 2O-1.
Connected to d~2O-3d.
第５図のタイムチャートを示す第６図を参照しつつ第５
図の右方向シフト動作及び左方向シフト動作を説明する
。5 while referring to Figure 6 showing the time chart of Figure 5.
The rightward shift operation and leftward shift operation in the figure will be explained.
第５図の一方の入出力端子３０−１は右方向シフト時に
データ入力端子で、左方向シフト時にデータ出力端子に
なる。同様に他方の入出力端子３０−２は左方向シフト
時にデータ入力端子で、右方向シフト時にデータ出力端
子になる。One input/output terminal 30-1 in FIG. 5 is a data input terminal during a rightward shift, and becomes a data output terminal during a leftward shift. Similarly, the other input/output terminal 30-2 is a data input terminal during a leftward shift, and becomes a data output terminal during a rightward shift.
（１）右方向シフト動作
制御端子３３にＨレベルの制御信号Ｒ／Ｌが供給され、
それが各Ｄ −ＦＦ２０−１〜２０−３の制御端子２Ｏ
−１ｄ〜２Ｏ−３ｄに与えられる。入出力端子３０−１
にＨレベルのシリアルデータＯＲが供給され、クロ・・
ｌり端子３２に供給されたクロックパルスφが時刻１１
１時にＬレベルからＨレベルに立上がると、Ｄ−ＦＦ２
０−１中のインバータ２３−１は一定の遅延時間経過後
、時刻［１２時にクロックパルスφの反転信号を出力し
、そによりマスク側のトランスファゲート２１−１がデ
ータＯＲを取込む。さらにＤ−ＦＦ２０−１中のインバ
ータ２３−２は時刻ｔ１２から一定の遅延時間経過後、
時刻」１３時にインバータ２３−１出力の反転信号を出
力し、それによりスレーブ側のトランスファゲート２１
−２へデータＯＲを伝送し、それをデータ０２の形で出
力端子３１−２へ出力すると共に、次段のＤ −ＦＦ２
０−２へ与える。同様にしてクロ”／クパルスφの２回
目の立上がりによってＤ−ＦＦ２０−２はデータＱ１を
取込み、それをデータＱ２の形で出力端子３１−３へ出
力すると共に次段のＤ −ＦＦ２０−３へ与える。(1) An H level control signal R/L is supplied to the rightward shift operation control terminal 33,
That is the control terminal 2O of each D-FF20-1 to 20-3.
-1d to 2O-3d. Input/output terminal 30-1
H level serial data OR is supplied to
The clock pulse φ supplied to the input terminal 32 is at time 11.
When rising from L level to H level at 1 o'clock, D-FF2
After a certain delay time has passed, the inverter 23-1 in 0-1 outputs an inverted signal of the clock pulse φ at time [12:00], and the transfer gate 21-1 on the mask side receives the data OR. Furthermore, after a certain delay time has elapsed from time t12, the inverter 23-2 in the D-FF 20-1
At 13:00, the inverted signal of the inverter 23-1 output is output, which causes the transfer gate 21 on the slave side to
-2, and outputs it to the output terminal 31-2 in the form of data 02.
Give to 0-2. Similarly, the D-FF 20-2 takes in the data Q1 by the second rise of the clock pulse φ, and outputs it to the output terminal 31-3 in the form of data Q2, as well as to the next stage D-FF 20-3. give.
さらにクロックパルスφの３回［１の立上がりによって
Ｄ −ＦＦ２０−３はデータＱ２を取込み、それをデー
タＱ４の形で出力端子３１−４へ出力すると共に、デー
タＯＲの形で入出力端子３０−２へ出力する。このよう
にして入力シリアルデータＤＲはクロ・ツクパルスφの
立上がりに同期してＤ −ＦＦ２０−１〜２０−３へ順
次右方向に転送され、３ビツトのパラレルデータ０２〜
０４に変換される。Furthermore, upon the rise of the clock pulse φ three times [1], the D-FF 20-3 takes in the data Q2 and outputs it to the output terminal 31-4 in the form of data Q4, and also outputs it to the input/output terminal 30-4 in the form of data OR. Output to 2. In this way, the input serial data DR is sequentially transferred rightward to the D-FFs 20-1 to 20-3 in synchronization with the rising edge of the clock pulse φ, and the 3-bit parallel data 02 to 20-3 are sequentially transferred to the right.
04.
（２）左方向シフト動作
制御端子３３にＬレベルの制御信号Ｒ／Ｌが供給され、
入出力端子３０−２にＨレベルのシリアルデータＤＬが
供給されると、そのデータ叶がクロ・ツクパルスφの立
上がりに同期してＤ −ＦＦ２０−３〜２０−１へと１
、暇次左方向に転送され、３ビ・ソトのパラレルデータ
０３〜０１に変換される。(2) L level control signal R/L is supplied to the leftward shift operation control terminal 33;
When H-level serial data DL is supplied to the input/output terminal 30-2, the data level is transferred to D-FFs 20-3 to 20-1 to 1 in synchronization with the rising edge of the clock pulse φ.
, and are then transferred to the left and converted into 3-bit parallel data 03 to 01.
第５図の双方向シフトレジスタでは、それを双方向Ｄ−
ＦＦ２０−１〜２０−３で構成したので、従来の切替ゲ
ート１４−１〜１４−３がない分だけ動作を早めること
ができ、さらにパターン化する場合に配線の引き廻しが
ないのでパターン面積を小さくできる。In the bidirectional shift register shown in FIG.
Since it is configured with FFs 20-1 to 20-3, the operation can be accelerated by eliminating the conventional switching gates 14-1 to 14-3. Furthermore, when patterning, there is no need to route wiring, so the pattern area can be reduced. Can be made smaller.
この利点はシフト段数が多くなるほど有効になる。This advantage becomes more effective as the number of shift stages increases.
（発明の効果）
以上詳細に説明したように、本発明によれば、Ｄ−ＦＦ
を少なくとも第１．第２．第３および第４のトランスフ
ァゲートと第１．第２．第３および第４のクロ・ツクド
パ・ソファとで構成しなので、制御信号によりデータの
転送方向を右方向または左方向に切替ることか可能とな
る。従ってこのような双方向Ｄ−ＦＦを用いて双方向シ
フトレジスタを構成すれば、各Ｄ−ＦＦ間におけるデー
タの遅延時間をなくして高速動作を行えると共に、配線
の引き廻しをなくしてパターン面積を小さくできる。(Effects of the Invention) As explained in detail above, according to the present invention, the D-FF
at least the first. Second. third and fourth transfer gates; Second. Since it is composed of a third and a fourth black, double-sided, and sofa, it is possible to switch the data transfer direction to the right or left using a control signal. Therefore, if a bidirectional shift register is constructed using such bidirectional D-FFs, high-speed operation can be achieved by eliminating the data delay time between each D-FF, and the pattern area can be reduced by eliminating the routing of wiring. Can be made smaller.
また、このような双方向レジスタは汎用性があるなめシ
フトレジスタ以外にも使用できる。Furthermore, such bidirectional registers are versatile and can be used for purposes other than shift registers.
第１図は本発明の実施例を示す双方向遅延型７９７１７
０７１回路（Ｄ−ＦＦ）の回路図、第２図は従来の遅延
型フリ・ソ１フロヅブ回路の回路図、第３図は第２図の
回路を用いた双方向シフトレジスタの構成図、第４図は
第３図のタイムチャート、第５図は第１図の回路を用い
た双方向シフトレジスタの構成図、第６図は第５図のタ
イムチャートである。
２０、２０−１〜２０−３．、・・−・双方向Ｄ−ＦＦ
、２０ａ 、 ２０ｂ・・・・・・第１．第２の入出力
端子、２１−１〜２１−４・・・・・・第１、第２．第
３．第４のトランスファゲート、２２−１．２２−４・
・・・・・第１．第２．第３．第４のクロックドバッフ
ァ、Ｄ・・・・・・入力データ、Ｑ・・・・・・出力デ
ータ、φ・・・・・・クロックパルス、Ｒ／Ｌ・・・・
・・制御信号。
出願人代理人 柿 本 恭 成α殆Ｌ
第３図のタイムチャート
第４図FIG. 1 shows a bidirectional delay type 79717 showing an embodiment of the present invention.
071 circuit (D-FF), Fig. 2 is a circuit diagram of a conventional delay-type Fri-Sol1F circuit, Fig. 3 is a configuration diagram of a bidirectional shift register using the circuit shown in Fig. 4 is a time chart of FIG. 3, FIG. 5 is a block diagram of a bidirectional shift register using the circuit of FIG. 1, and FIG. 6 is a time chart of FIG. 20, 20-1 to 20-3. ,...-bidirectional D-FF
, 20a, 20b... 1st. second input/output terminals, 21-1 to 21-4...first, second . Third. Fourth transfer gate, 22-1.22-4.
...First. Second. Third. Fourth clocked buffer, D...Input data, Q...Output data, φ...Clock pulse, R/L...
··Control signal. Applicant's agent: Kakimoto Kyo Sei α Most L Time chart of Figure 3 Figure 4
Claims (1)
１のトランスファゲート、第１のクロックドバッフア、
第２のトランスファゲートおよび第２のクロックドバッ
フアと、 前記第２および第１のトランスファゲートにそれぞれ逆
並列に接続された第３および第４のクロックドバッファ
と、 前記第２および第１のクロックドバッフアにそれぞれ並
列に接続された第３および第４のトランスファゲートと
を備え、 クロックパルスに基づき前記第１、第２、第３および第
４のトランスファゲートをオン、オフ制御すると共に、
データの転送方向切替用制御信号に基づき前記第１、第
２、第３および第４のクロックドバッファをオン、オフ
制御することを特徴とする双方向遅延型フリップフロッ
プ回路。[Claims] A first transfer gate, a first clocked buffer, which are connected in series between the first and second input/output terminals;
a second transfer gate and a second clocked buffer; third and fourth clocked buffers connected in antiparallel to the second and first transfer gates, respectively; and the second and first clocks. third and fourth transfer gates connected in parallel to the transfer buffer, and controlling the first, second, third and fourth transfer gates on and off based on clock pulses, and
A bidirectional delay type flip-flop circuit, characterized in that the first, second, third, and fourth clocked buffers are controlled to be turned on or off based on a data transfer direction switching control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61310542A JPS63160408A (en) | 1986-12-24 | 1986-12-24 | Two-way delay flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61310542A JPS63160408A (en) | 1986-12-24 | 1986-12-24 | Two-way delay flip-flop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63160408A true JPS63160408A (en) | 1988-07-04 |
Family
ID=18006489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61310542A Pending JPS63160408A (en) | 1986-12-24 | 1986-12-24 | Two-way delay flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63160408A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266917A (en) * | 1987-04-23 | 1988-11-04 | Mitsubishi Electric Corp | Bidirectional d flip-flop |
| US6904116B2 (en) | 2002-02-06 | 2005-06-07 | Nec Corporation | Shift register |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55122294A (en) * | 1979-03-14 | 1980-09-19 | Toshiba Corp | Two-way shift register |
| JPS5920196A (en) * | 1982-07-05 | 1984-02-01 | コツホス・アドラ−・アクチエンゲゼルシヤフト | Automatic sewing machine having head part and continuous processed piece sending apparatus |
-
1986
- 1986-12-24 JP JP61310542A patent/JPS63160408A/en active Pending
Patent Citations (2)
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| US6904116B2 (en) | 2002-02-06 | 2005-06-07 | Nec Corporation | Shift register |
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