JPS631596B2

JPS631596B2 -

Info

Publication number: JPS631596B2
Application number: JP53115147A
Authority: JP
Inventors: Tadao Sakai
Original assignee: Roland Corp
Current assignee: Roland Corp
Priority date: 1978-09-21
Filing date: 1978-09-21
Publication date: 1988-01-13
Also published as: JPS5543516A

Description

【発明の詳細な説明】この発明は有鍵電子楽器に関連し、音階のそれ
ぞれの楽音を発生させるためのキーの操作に応じ
て楽器が発音できる楽音の数よりも相当に少ない
数のシンセサイザモデユールを選択的に作動させ
るためのキーアサイナを備えたポルタメント効果
装置に関する。

特に、この発明はいずれか一つ以上のキーが新
たに押鍵状態になつたときから特定の時間が経過
するまでの期間に限つて、押鍵状態になつたキー
の楽音を発音させるための、キーの数よりも相当
に少ない数のシンセサイザモデユールを捕捉する
論理を変更して、その間に押鍵状態になつたキー
のキーコードを、これらのキーが押鍵状態になつ
た順序に係りなく、その楽器が発音できる最低音
から最高音に至る音名の配列順序に従つて、各シ
シンセサイザモデユールに対応するレジストに割
当てることによつて、複数音の同時的ポルタメン
ト演奏に際しても、音楽的に自然な演奏表現が確
保されるようにしたポルタメント効果装置を提供
する。

先ず、第１図を参照しつつこの発明の対象であ
るキーアサイナを含む有鍵電子楽器の全体的構成
とその動作について説明する。同図において、キ
ーアサイナ１からキー走査信号出力線２を通じて
供給されるキー走査信号を受けて、キー走査回路
３は各キーの押鍵状態若しくは離鍵状態を表わす
キー信号をキー信号入力線４を通じてキーアサイ
ナ１に供給する。キーアサイナ１は押鍵状態にあ
るキーを含む各キーの音名を表わす各キーコード
及び該キーコードが記憶されている最大発音数に
等しい数のレジスタの各アドレスをそれぞれデイ
ジタル―アナログ変換回路５及びマルチプレクサ
６に対して、順次かつ、周期的に供給する。デイ
ジタル―アナログ変換回路５は各キーコードをそ
のコードに対応するアナログ電圧（以下キー電圧
という）に変換してマルチプレクサ６に印加す
る。該マルチプレクサ６はこのキー電圧を変換さ
れるべきキーコードが記憶されているキーアサイ
ナ１内のレジスタの各アドレスに対応して分配
し、最大発音数に等しい数のサンプリングホール
ド回路７ａ乃至７ｈに印加する。したがつて、サ
ンプリングホールド回路７ａ乃至７ｈはそれぞれ
キーアサイナ１内に設けられたレジスタの最大発
音数に等しい数のアドレスのそれぞれに固定的に
対応しており、前記それぞれのアドレスに記憶さ
れたキーコードに対応するキー電圧を保持する。
該キー電圧はそれぞれのサンプリングホールド回
路７ａ乃至７ｈに対して固定的に結線されたシン
セサイザモデユール８ａ乃至８ｈのキー電圧端子
９ａ乃至９ｈに印加される。

一方、キーアサイナ１内に設けられたレジスタ
の各アドレスに記憶された各キーコードをデイジ
タル―アナログ変換回路５に対して出力する際
に、これと同期して各キーコードで表わされるキ
ーが押鍵状態であることを示すステータスがステ
ータス供給線１０を通じてもう一つのマルチプレ
クサ１１に供給される。該マルチプレクサ１１も
マルチプレクサ６と同様に作動して前記レジスタ
のアドレスに固定的に対応するシンセサイザモデ
ユール８ａ乃至８ｈの制御端子１２ａ乃至１２ｈ
に対して該ステータスを分配供給する。したがつ
て、各シンセサイザモデユール８ａ乃至８ｈの
各々に対応する前記レジスタのアドレスに押鍵状
態を示すステータスと該押鍵状態にあるキーを表
わすキーコードが記憶されると、該ステータスと
キー電圧が対応するシンセサイザモデユールに対
して同時に供給されて、該モデユールが該押鍵状
態にあるキーに対応する楽音を楽音するので、各
シンセサイザモデユールの出力端子１３ａ乃至１
３ｈには押鍵状態にある各キーに対応する楽音信
号が得られる。このように、すべてのキーに対応
する楽音のうち唯一の楽音を選択的に発音できる
シンセサイザモデユール８がキー電圧入力端子９
に印加される特定のキー電圧に応答して特定の楽
音を発音することを捕捉という。逆に、シンセサ
イザモデユールとして、新たに特定の楽音を発音
させ得る状態にすることを解放という。一旦捕捉
されたシンセサイザモデユールは解放されない限
り、新たに特定の楽音を発音するために捕捉され
ることはない。

さて、上記のような構成を有する有鍵電子楽器
では楽器が発音できる楽音の数よりも相当に少な
い数のシンセサイザモデユールを捕捉して押鍵状
態になつたキーに対応する特定の楽音を発音させ
るのであるから、該捕捉を音楽の演奏上適切に行
うためには捕捉の順序を定める論理が課題とな
る。

従前のこの種のキーアサイナでは押鍵の発生順
に、予め定められた順序に従つて、各シンセサイ
ザモデユールを順番に捕捉する論理が採用されて
いた。

しかるところ、一般にポルタメント演奏を行う
場合には、前回の押鍵操作によつて、特定のシン
セサイザモデユールに発音させた楽音から今回の
押鍵操作によつて発音させるべき楽音に至るまで
の上行若しくは下行の連続的変化を伴つた楽音を
該特定のシンセサイザモデユールに発音させる必
要があつたから、ポルタメント演奏における最終
の楽音を発音させるために捕捉すべきシンセサイ
ザモデユールは前回の押鍵操作によつて該ポルタ
メント演奏における最初の楽音となるべき楽音を
発音させるために捕捉されたシンセサイザモデユ
ールと同一でなければならない。しかしながら、
通常の演奏では、複数のキーを同時的に押下する
際に、各キーの押健の順序に正確さを期待できな
いので、押鍵状態に移行した順序に従つて特定の
シンセサイザモデユールを順番に捕捉する従前の
割当論理では、ポルタメント演奏における最初の
楽音となるべき楽音を発音させたシンセサイザモ
デユールと同一のモデールをポルタメント演奏に
おける最終の楽音を発音させるために捕捉するこ
とは困難であつた。したがつて、同時に２以上の
楽音についてポルタメント演奏を行う場合には、
該演奏における最初の楽音を発音したそれぞれの
シンセサイザモデユールは該最初の楽音に対応す
る最終の楽音と異る楽音に向つて上行若しくは下
行する楽音を発音することとなり、音楽の演奏表
現上不自然な濁りを伴つた音響を生ずるという欠
点があつた。

この発明は上記欠点を除去すべくいずれか一つ
以上のキーが新たに押鍵状態になつたときから特
定の時間が経過するまでの期間に限つて、該期間
中に新たに押鍵状態になつた２以上のキーに対応
する２以上の音名の楽音のそれぞれを発音させる
ために、該２以上のキーが押鍵状態になつた順序
に係りなく、常に楽器が発音できる最低音から最
高音に至るまでの音名の配列順序に従つて、キー
アサイナ中のレジスタに対応して設けられている
シンセサイザモデユールのうち、発音状態にない
複数のものを順次に捕捉することによつて、同時
的に発音される複数音のポルタメント演奏に際し
て、音楽的に自然な演奏表現を確保するように構
成した電子楽器のキーアサイナを提供する。

第２図は第１図におけるキー走査回路３の構成
を示す。同図において、A₀乃至A₇、及びB₀乃至
B₇はそれぞれ第１図に示すキー走査信号出力線
２及びキー信号入力線４を構成する信号線であつ
て、キー走査信号出力線A₀はキー回路S₁に含ま
れるキースイツチS_c1乃至S_G1の一端に共通に接続
される。該キースイツチの他端は廻り込み防止用
ダイオードＤを通じてそれぞれキー信号入力線
B₀乃至B₇に接続される。キー走査信号出力線A₁
は、同様に、キースイツチ回路S₂に含まれる各キ
ースイツチの一端に共通に接続され、該キースイ
ツチの他端はそれぞれキー信号入力線B₀乃至B₇
に対して順次並列に接続される。キー回路S₃乃至
S₈についても同様に結線される。

第３図は第２図におけるキー走査信号出力線
A₀乃至A₇及びキー信号入力線B₀乃至B₇に対する
信号の割当てを示す。同図において横軸は時間軸
であり、該軸に付した番号はタイムフロツトの番
号を示す。いま、例えば、第１オクターブＥ（以
下E₁という）を発音するためのキー（図示せず）
を押下すると、該キーに連動するキースイツチ
S_E1が閉じる。一方、キー走査信号出力線A₀乃至
A₇には第３図においてａ乃至ｈに示すようなキ
ー走査信号が印加されているためにキースイツチ
回路S₁乃至S₈は順次に時分割動作してキー信号入
力線B₀乃至B₇に対して信号を与える機会を得る。
そこで、第３図においてａに示すような第１番目
のタイムスロツトに現われるキー走査信号がキー
走査信号出力線A₀に供給されると、該信号は閉
じているキースイツチS_E1を通過してキー信号入
力線B₄に現われる。第３図においてｉはこのよ
うなキー信号がキー信号入力線B₄における第１
番目のタイムスロツトに割当てられることを示し
ている。同様に、Ｇ＃₅を発音するためのキーを
押下した場合には第３図においてｊに示すように
キー信号入力線B₀における第８番目のタイムス
ロツトにキー信号が割当てられる。

第４図Ａはこの発明の一実施例であるキーアサ
イナの全体的構成を示す。同図において、２１は
キー走査信号用デコーダであつて出力端子はキー
走査信号出力線A₀乃至A₇に接続される。２２は
８ビツトのキー信号用入力レジスタであつて、各
段の入力端子はキー信号入力線B₀乃至B₇に接続
される。２３はプロセツサであつて、共通入出力
バスに接続されたレジスタ相互間における情報転
送、及び演算等を含む情報処理を行う。２４，２
５，２６及び２７はそれぞれ該プロセツサの共通
入出力バスに接続された第１レジスタ、第２レジ
スタ、第３レジスタ、及び第４レジスタであつ
て、該プロセツサによつて該レジスタに記憶され
るべき情報が制御される。また、同図に示す実施
例では第１レジスタ２４、第２レジスタ２５、及
び第４レジスタ２７は８ビツト（１バイトともい
う）で構成される１ワード単位でもつて転送・記
憶・及びその他の処理が行われるからワード単位
で、そのワードが記憶されている場所を示すため
のアドレスが定められている。該レジスタの左端
に縦方向に配置された数値はアドレスを、また、
上端に横方向に配置された数値は各ワードのビツ
ト位置を示す。

更に、第１レジスタ２４及び第２レジスタ２５
において、各ワードの各ビツト位置の記憶内容を
斜線でもつて区分しているが、この区分の左上部
に記入された記号は各ビツト位置に記憶されるべ
きキー信号の音名を、また、右下部に記入された
符号は該キー信号に対応するキーの状態を表示す
る。ここでは押鍵状態を論理「１」、離鍵状態を
論理「０」で表示する。

さて、先ず、第２図及び第３図参照して説明し
たように、キー信号入力線B₀乃B₇の各々につい
て第１番目のタイムスロツトに現われた８ビツト
のキー信号はキー信号用入力レジスタ２２に一旦
記憶され、プロセツサ２３を介して第１レジスタ
２４の０番地に記憶される。いま、例えば、E₁
の楽音を発音するためのキーが押鍵状態になつて
いる場合には第４図Ａにおいてａに示すように０
番地の第４ビツト位置が論理「１」となる。次
に、前記第１レジスタ２４の０番地のワードと第
２レジスタ２５の０番地のワードをプロセツサ２
３に転送し、両者の排他的論理和（イクスクル―
ジブオアともいう）を求めて、これを各キー走査
の直前にクリアされている第３レジスタ２６に記
憶させる。続いて、前記第１レジスタの０番地の
ワードをプロセツサ２３を介して第２レジスタ２
５へ転送し、その０番地のワードと置き換えて記
憶させる。更に、続いて、第２番目のタイムスロ
ツトに現われるキー信号を第１レジスタ２４の１
番地に記憶させるためにプロセツサ２３内のアド
レスカウンタ（図示せず）の内容を歩進させて数
値「１」にする。この数値「１」がキー走査信号
用デコーダ２１に転送され、該デコーダがこれを
複号し、第３図において、ｂに示すようなタイミ
ングのキー走査信号をキー走査信号出力線A₁に
供給する。そこで、第２番目のタイムスロツトに
現われる８ビツトのキー信号がキー信号用入力レ
ジスタ２２に記憶され、続いて、プロセツサ２３
を介して、今度は第１レジスタ２４の１番地に記
憶される。いま例えば、Ｇ＃₁及びB₁の楽音を発
音するためのキーが新しく押鍵状態になつた場合
には第４図Ａにおいてｂ及びｃに示す１番地の第
０及び第３ビツト位置に論理「１」が記憶され
る。次に、前記同様の操作によつて今度は第１レ
ジスタ２４の１番地のワードと第２レジスタの１
番地のワードの排他的論理和を求め、これと第３
レジスタ２６に記憶された第１レジスタ０番地の
ワードとの論理和を求めて該第３レジスタに記憶
してから、第２レジスタ２５の１番地のワードを
第１レジスタ２４の１番地のワードに置き換え
る。

上記の処理を８回繰り返して実行することによ
つて、キー走査時点における64個のキーの状態を
８ワードの第１レジスタ２４に記憶させることが
でき、しかも、そのアドレスとビツト位置は各キ
ーが発音する楽音の音名に対応して特定すること
ができる。更に、第２レジスタには、同様に、前
回のキー走査時点における各キーの状態を該キー
が発音する楽音の音名に対応して特定されるアド
レスとビツト位置に記憶させ、これを次回のキー
走査に備えることができる。

例えば、E₁，Ｇ＃₁及びB₁の楽音を発音するた
めのキーが継続的に押鍵状態になつている場合に
は、第４図Ａにおいてｄ，ｅ及びｆに示すように
第１レジスタ２４において論理「１」が記憶され
ている各ビツト位置に対応する第２レジスタ２５
の各ビツト位置に論理「１」が記憶される。ま
た、第１レジスタ２４に記憶された今回のキー走
査時点における各キーの状態が第２レジスタ２５
に記憶された前回のキー走査時点における各キー
の状態に対していずれか一つでも変化した場合に
は第３レジスタ２６の該状態変化に係るビツト位
置に論理「１」が記憶されるが、この場合、前述
のように、E₁，Ｇ＃₁及びB₁を発音するためのキ
ーのみが継続的に押鍵状態になつているので、第
１レジスタ２４及び第２レジスタ２５の対応する
ワードがすべて相等しくなる。したがつて、各対
応するワードの排他的論理和「が「０」となり、
結局、第３レジスタ２６の各ビツト位置も論理
「０」となる。このようにして第３レジスタ２６
の記憶内容を判定することによつて新たな押鍵状
態若しくは離鍵状態の発生を検知することができ
るのである。

いま、第１レジスタ２４及び第２レジスタ２５
のすべてのワードについて比較した結果、第３レ
ジスタ２６のいずれのビツト位置にも論理「１」
が記憶されない場合、即ち、新たな押鍵状態若し
くは新たな離鍵状態が発生していない場合には、
後述するように、第５レジスタ２９を介して、出
力レジスタ２８から第１図におけるデイジタル―
アナログ変換回路５に供給するためのキーコー
ド、及びステータス供給線１０を通じてマルチプ
レクサ１１に供給するためのステータスが出力さ
れる。また、プロセツサ２３からは該第５レジス
タ２９のアドレスがマルチプレクサ６及び１１に
対して供給される。続いて、再び前述のような次
回のキー走査が行われ、以下同様に、キー走査及
びステータスとキーコードの出力が繰返し行われ
る。

この実施例では第４レジスタ２７の第０ビツト
位置はシンセサイザモデユールの発音状態を示す
主ステータスに割当てられ、発音状態が論理
「１」で表わされる。更に、第４レジスタ２７の
第１ビツト位置はキーの押鍵状態、即ち、シンセ
サイザモデユールの捕捉状態を示す副ステータス
に割当てられ、捕捉状態が論理「１」、即ち、キ
ーの離鍵状態が論理「０」で表わされる。

また、第２乃至第７ビツト位置がキーコードの
記憶のために割当てられている。該キーコード
は、第１レジスタ２４において０番地に記憶され
るワードの第０ビツト位置から７番地に記憶され
るワードの第７ビツト位置まで順次に配列された
64の音名の配列順位を２進数で表示したものであ
る。

例えば、E₁は第１レジスタにおける第１ワー
ドの第４ビツト位置であるからから「100」、Ｇ
＃₁は第２ワードの第１ビツト位置、即ち第８ビ
ツト位置であるから「1000」、また、B₁は第11ビ
ツト位置であるから「1011」、で表わされる。

いま、前述のようにE₁、Ｇ＃₁及びB₁の楽音を
発音するためのキーのみが継続的に押鍵状態にな
つている場合には、例えば、第４レジスタ２７の
０番地にはシンセサイザモデユールの発音、捕捉
状態を示すステータス「11」、E₁の楽音を示すキ
ーコード「100」、１番地にはステータス「11」、
Ｇ＃₁の楽音を示すキーコード「1000」、また、２
番地にはステータス「11」、B₁の楽音を示すキー
コード「1011」が記憶され、しかも、他の番地で
は動作開始前にクリアーされているために、すべ
てのステータスが論理「00」である。

第４レジスタ２７に記憶されたこのようなステ
ータスとキーコードはプロセツサ２３を介して０
番地から７番地まで順次に、後述の第５レジスタ
２９及び出力レジスタ２８を経由して転送され出
力される。このとき、プロセツサ２３内に設けら
れた該第５レジスタのアドレスカウンタ（図示せ
ず）の内容も付随して出力される。即ち、出力レ
ジスタ２８に転送されたステータスとキーコード
が記憶されていた第５レジスタ２９のアドレスが
２進表示でもつて出力される。この実施例では、
シンセサイザモデユール８の数が８個であるため
に第４レジスタ２７及び第５レジスタ２９も８個
のアドレスを使用している。

さて、今度は第４図Ｂを参照しつつ、前述のよ
うに、E₁、Ｇ＃₁及びB₁の楽音を発音するための
キーのみが押鍵状態になつているときに、一例と
して、Ｇ＃₁及びB₁の楽音を発音するためのキー
を離鍵状態に移行させ、更に、D₁の楽音を発音
するためのキーを押鍵状態に移行させた場合の動
作について説明する。

先ず、前述のような１回のキー走査によつて、
更新された第１レジスタ２４の記憶内容は第４図
Ｂにおいてａ乃至ｄに示すようにE₁が継続的に
押鍵状態であるために論理「１」、Ｇ＃₁とB₁が
離鍵状態となるために論理「０」そしてD₁が新
たに押鍵状態となるために論理「１」となる。一
方、第２レジスタ２５には前回の走査時点におけ
る各キーの状態が記憶されており、同図ｅ乃至ｇ
に示すようにE₁，Ｇ＃₁及びB₁が押鍵状態であつ
たために論理「１」となつている。いま、第１レ
ジスタ２４の０番地のワードと第２レジスタ２５
の０番地のワードとの排他的論理和を求めると
「0100000」となり、D₁を割当てた第２ビツト位
置に状態変化があつたことが検知される。これを
第３レジスタ２６に転送し同図ｈに示すように該
レジスタの第２ビツト位置に論理「１」を記憶さ
せる。次に、第２レジスタ２５の０番地のワード
を第１レジスタ２４の０番地のワードでもつて置
き換えると、第２レジスタ２５の第１ワードは同
図において、d′に示すように第２ビツト位置が論
理「１」となる。以下同様に第１レジスタ２４の
１番地のワードと第２レジスタ２５の１番地のワ
ードとの排他的論理和を求めると「10010000」と
なりＧ＃₁及びB₁を割当てた第０及び第３ビツト
位置に状態変化があつたことが検知される。前記
排他的論理和「10010000」と第３レジスタ２６に
第１及び第２レジスタ２４，２５の０番地のワー
ドの処理によつて記憶された「00100000」との論
理和を第３レジスタに記憶させると同図ｈ，ｉ及
びｊに示すように第０，第２及び第３ビツト位置
が論理「１」となる。続いて、第２レジスタ２５
の１番地のワードを第１レジスタ２４の１番地の
ワードでもつて置き換えると、同図においてf′及
びg′に示すビツト位置が論理「０」となる。

このような処理を第１及び第２レジスタ２４，
２５のすべてのアドレスについて順次に行うこと
によつて鍵盤を構成するすべてのキーのうちいず
れか一つ以上に状態変化が発生したことを第３レ
ジスタ２６に記憶された１つ以上の論理「１」の
存在によつて検知することができる。

さて、キーの状態変化を効知したときには、プ
ロセツサ２３は前述したようなステータスとキー
コードの出力及びそれに続く次回のキー走査を行
うことなく、直ちに、タイマー（図示せず）をセ
ツトして該タイマーによつて定まる特定の時間が
経過するまでの期間に限つて、以下に第５図をを
参照しつつ説明する離鍵処理を行う。

先ず、第４レジスタ２７において、ステータス
が論理「11」のワード、即ち、継続的に押鍵状態
になつているキーを示すキーコードを含むワード
をプロセツサ２３に転送し、該キーコードを第１
レジスタ２４のワード及びビツト位置に変換す
る。このような変換をこの明細書では、逆変換と
呼ぶ。

いままで、E₁，Ｇ＃₁及びB₁の楽音を発音する
ためのキーが継続的に押鍵状態になつていたので
あるから、前述のように、第４レジスタ２７の０
乃至２番地にそれぞれE₁，Ｇ＃₁及びB₁を示すキ
ーコードと継続的押鍵状態を示すステータス
「11」が記憶されている。ここでは動作開始直後
の動作について説明しているが、一般的には該キ
ーコードとステータスが０乃至２番地に割当てら
れる必然性はない。

先ず、第４レジスタ２７の０番地のワードをプ
ロセツサ２３を通じて逆変換すると、第５図にお
いてａに示すような第１レジスタ２４における０
番地のワードの第４番目のビツト位置との対応を
求めることができる。そこで、第１レジスタにお
けるこのビツト位置が同図においてａに示すよう
に論理「１」である場合にはこれを消去して同図
においてa′に示すように該ビツト位置に論理
「０」を記憶させる。

次に、第４レジスタ２７の１番地のワードを逆
変換して第１レジスタ２４の１番地のワードの第
０ビツト位置との対応を求めると第４図Ｂを参照
して説明したように新しいキー操作の結果、Ｇ
＃₁の楽音を発音するためのキーは離鍵状態とな
つているために、第５図においてｂに示すように
該ビツト位置には論理「０」が記憶されている。
このような場合にはプロセツサ２３を介して第５
図においてｃに示すように該ビツト位置に対応す
るキーコードを含む第４レジスタ２７の１番地の
ワード中の継続的押鍵状態を示す論理「11」のス
テータスを消去して、代りに離鍵状態を示すステ
ータス即ち論理「00」を記憶させる。同様に、第
４レジスタ２７の２番地のキーコードを逆変換す
ると、同図ｄに示すように第１レジスタ２４の対
応する第３ビツト位置が論理「０」であるため
に、同図ｅに示すように第４レジスタ２７の２番
地のステータスを論理「00」とする。このような
処理を第４レジスタ２７においてステータスが論
理「11」であるすべてのワードについて実行する
と、第１レジスタ２４において、継続的に押鍵状
態となつているキーに対応するビツト位置に論理
「０」が記憶され、かつ、第４レジスタ２７にお
いて押鍵状態から離鍵状態に変化したキーの状態
を示すステータスとして論理「00」が記憶される
ために、結局同図ｆに示すように新たに押鍵状態
となつたキーに対応する第１レジスタ２４のビツ
ト位置に記憶された論理「１」のみが同図f′に示
すように上記処理後の第１レジスタ２４に残留す
る。したがつて上記のような処理の後、第１レジ
スタ２４における論理「１」の残留によつて新た
な押鍵状態の発生を検知することができるととも
に、新たに離鍵状態となつたキーについての第４
レジスタのステータスを論理「00」にすることに
よつてシンセサイザモデユールを解放することが
できる。このとき、ステータスが論理「00」にな
つても同一ワード内のキーコードは、再度このワ
ードが記憶されているアドレスに対応するシンセ
サイザモデユールを捕捉すべく同一若しくは別異
のキーコード及び押鍵状態を示す副ステータスが
同一アドレスに記憶されるまで残留する。

次に、第６図を参照しつつ、第５図において
f′に示すように第１レジスタ２４に残留した押鍵
状態を示す論理「１」を第４レジスタ２７に記憶
させて、シンセサイザモデユールを捕捉するため
の押鍵処理手段について説明する。

同図においてａに示すように第１レジスタ２４
に残留する論理「１」を検出するために、０番地
から７番地までのワードを順次にプロセツサ２３
に転送する。最初に０番地のワードの第２ビツト
位置に残留する論理「１」を検知して、このビツ
ト位置に対応するキーの音名を示すキーコードを
作成する。この場合、０番地のワードの第２ビツ
ト位置は音名D₁に対応しており、対応するキー
コードは「000010」である。

次に、第４レジスタ２７の内容をそのアドレス
の順序に従つて順次にプロセツサ２３に読み出し
て各ワードのステータスを判定する。そして、第
６図においてｂに示すように、論理「11」似外の
ステータスを含むワードのうち最も早く読み出さ
れたワードが記憶されていた該第４レジスタのア
ドレス即ち、１番地に対して同図においてｃに示
すように、第１レジスタ２４に残留する論理
「１」のうち最も低い音名に対応するもののキー
コード、即ち、「000010」及び論理「01」のステ
ータスを記憶させる。以下同様にして、第１レジ
スタに残留したすべての論理「１」について上記
処理が実行されたとき、又は第４レジスタ２７の
８個のワードのうち論理「11」以外のすべてのス
テータスについて上記処理が実行されたとき押鍵
処理は終了する。

更に、別の押鍵操作を例に挙げて、第７図を参
照しつつ、上記の処理を詳しく説明する。

第７図ＡにおいてＵはB₁の音名に対応するキ
ーの状態、ＶはＧ＃₁の音名に対応するキーの状
態、ＷはE₁の音名に対応するキーの状態を示す。
また、Ｘ，Ｙ及びＺは、それぞれ、第４レジスタ
２７の０乃至２番地に対して固定的に対応するシ
ンセサイザモデユールが発音するそれぞれの楽音
の音名を示す。

更に、第７図Ｂ乃至同図Ｄは第４レジスタ２７
の０乃至２番地に記憶されるステータス及びキー
コードを示す。

いま、Ｅメジヤーの和音を発音させるべくE₁，
Ｇ＃₁及びB₁の音名に対応するキーを同時的に押
下する場合、手動操作によつて該３個のキーを全
く同時に押鍵状態に移行させることは困難である
ために、例えば、第７図Ａにおいて、ａ乃至ｃに
示すように、B₁，Ｇ＃₁，E₁の順序で押鍵状態に
移行したと仮定する。先ず、B₁が押鍵状態にな
ると、第７図Ｂにおいてｄに示すように、第４レ
ジスタ２７がクリアされている場合には、論理
「11」以外のステータスを記憶しているアドレス
のうち最も小さい数値のアドレス即ち０番地に対
してB₁のキーコード及び論理「01」のステータ
スが記憶させる。後述する第５レジスタ２９の作
用によつて第７図Ａにおいてｅに示すように、第
４レジスタ２７の０番地に対応するシンセサイザ
モデユールは一旦、B₁の楽音を発音する。

続いて、同図ｂに示すように、Ｇ＃₁のキーが
押鍵状態になると、第７図Ｃにおいてｆに示すよ
うに、第４レジスタ２７の０番地のステータスが
論理「01」であるために、押鍵処理が行われ、音
名の配列順序において、より低音の位置を占める
Ｇ＃₁のキーコード及び論理「01」のステータス
がB₁のキーコード及び論理「01」のステータス
に代つて記憶される。したがつて、第７図Ａにお
いてｇに示すように、第４レジスタ２７の０番地
に対応するシンセサイザモデユールはＧ＃₁の楽
音を発音する。一方、第５図を参照して説明した
離鍵処理では論理「11」のステータスについての
み対応する第１レジスタ２４のビツト位置に記憶
された押鍵状態を示す論理「１」を消去するよう
にしているために、上記の場合においても、第４
レジスタ２７の０番地に一旦記憶され、消去され
たB₁のキーコードに対応する第１レジスタ２４
のビツト位置には論理「１」が残留している。そ
こで前記Ｇ＃₁についての押鍵処理を実行した後
に、今度は再度B₁についての押鍵処理を行い、
第７図Ｃにおいてｈに示すように第４レジスタ２
７の１番地に対してB₁のキーコード及び論理
「01」のステータスを記憶させる。

したがつて、第７図Ａにおいてｇ及びｉに示す
ように、この段階では第４レジスタ２７の０番地
及び１番地に対応するシンセサイザモデユールが
それぞれＧ＃₁及びB₁の楽音を発音しており、Ｇ
＃₁のキーを押下する以前に第４レジスタ２７の
０番地に対応するシンセサイザモデユールが発音
していたB₁の楽音を該レジスタの１番地に対応
するシンセサイザモデユールでもつて発音するこ
とになる。このようなシンセサイザモデユールの
捕捉をこの明細書では浮動的な捕捉という。

更に、続いて、第７図Ａにおいてｃに示すよう
に、E₁のキーが押鍵状態になると、前記同様の
処理によつて、第７図Ｄに示すように、第４レジ
スタ２７の０番地乃至２番地にはそれぞれE₁，
Ｇ＃₁及びB₁のキーコード及び論理「01」のステ
ータスが順次に記憶される。したがつて、第７図
Ａにおいてｊ，ｋ及びｌに示すように、第４レジ
スタ２７の０番地乃至２番地に対応するそれぞれ
のシンセサイザモデユールがE₁，Ｇ＃₁及びB₁の
楽音をそれぞれ発音する。このようなシンセサイ
ザモデユールの浮動的な捕捉を行うことによつて
押鍵状態になつた順序に係りなく、第４レジスタ
２７のより小さい数値のアドレスに固定的に対応
するシンセサイザモデユールに対してより低い音
名の楽音を発音させることができる。即ち、２以
上のキーのそれぞれに対応する楽音を、常に楽器
が発音できる最低音から最高音に至る音名の配列
順序に従つて、固定的に配設されたシンセサイザ
モデユールのうち、発音状態にない複数のものに
対して順次にかつ浮動的に割当てることができ
る。

第７図ＡにおいてＴは上記のような浮動的な捕
捉を行う期間を示しており、通常、手動操作によ
る押鍵の過渡的状態が予想される期間として20ミ
リセカンド程度に設定される。

次に、第７図Ｅを参照しつつポルタメント演奏
を行う場合の動作について説明する。同図におい
てＵ乃至Ｚは第７図ＡにおけるＵ乃至Ｚに対応す
る。

_E1乃至_B1は第１オクターブE₁乃至B₁の楽音の
周波数、_E2乃至_B2は第２オクターブE₂乃至B₂の
楽音の周波数を示す。

いま、第７図Ａに示す場合と同様に、E₁，Ｇ
＃₁及びB₁のキーを同時的に押下すると、例え
ば、第７図ＥにおいてＵ乃至Ｗに示すように各キ
ーは時間差を伴つて押鍵状態に移行し、同図Ｘ乃
至Ｚに示すように、シンセサイザモデユールにつ
いて前述のように浮動的な捕捉が行われて、最終
的に第４レジスタ２７の０番地乃至２番地に対応
するそれぞれのシンセサイザモデユールがE₁乃
至B₁楽音を発音した状態で安定になる。

次に、前記押鍵状態のキーを一旦離鍵状態に移
行させた後、ポルタメント演奏の最終の楽音とし
て、例えば、E₂，Ｇ＃₂及びB₂のキーを押下する
と、全く同様に、第４レジスタ２７の０番地乃至
２番地に対応するシンセサイザモデユールがそれ
ぞれE₂，Ｇ＃₂及びB₂の楽音を発音する。それぞ
れのシンセサイザモデユールについてポルタメン
ト演素の最初の楽音を発音したシンセサイザモデ
ユールに対してポルタメント演奏の最終の楽音を
発音させるように浮動的な捕捉が行われる。

その結果、以下に第７図Ｆ及びＧを参照しつつ
説明するような動作によつてポルタメント効果が
得られる。同図Ｆ及びＧはそれぞれ第１図におけ
るシンセサイザモデユール８ａ乃至８ｈの一部の
回路構成及びその主要部の波形を示す。同図Ｆに
おいて、入力端子７１及び７２には、それぞれ第
１図におけるマルチプレクサ６及び１１を通じて
このシンセサイザモデユールに対応する第５レジ
スタのアドレスに記憶されたキーコードに対する
キー電圧及び主ステータスが印加される。いま、
第７図Ｇにおいて、ａに示すようなキー電圧及び
同図においてｂに示すような論理「１」の主ステ
ータスがそれぞれアナログスイツチ７３に印加さ
れると、コンデンサ７４の端子電圧は該キー電圧
に等しくなり、そのまま保持される。該コンデン
サ７４の端子電圧はインピーダンス変換用演算増
幅器７５を通じてコンデンサ７６の端子電圧とし
て得られる。いま、ポルタメント演奏を行う場合
には、スイツチ１７を開いてから、同図Ｇにおい
てｃに示すようなキー電圧を、同一のシンセサイ
ザモデユールの入力端子７１に対して印加し、更
に、同図Ｇにおいてｄに示すように、再度、主ス
テータスを論理「１」にすると、コンデンサ７４
の端子電圧は直ちに同図Ｇにおいてｃに示す波高
値まで上昇するが、コンデンサ７６の端子電圧は
抵抗器７８を通じて充電されるために、同図Ｇに
おいてｅに示すように新たに印加されたキー電圧
に向う指数関数に従つて徐々に上昇し、該シンセ
サイザモデユールが発音する楽音の周波数を連続
的に増大させる。一方、ポルタメント演奏を行わ
ない場合にはスイツチ７７を閉じて、コンデンサ
７４及び７６の端子電圧を常に等しく保つ。

したがつて、かかる回路を第４レジスタ２７に
各アドレスに一つずつ対応させるように設けて、
その一つの入力端子７１に該アドレスに記憶され
ているキーコード由来キー電圧を、そして、もう
一つの入力端子７２に該アドレスに記憶されてい
る主ステータスを印加して行うポルタメント演奏
では第７図Ｅにもどつてｍ乃至０に示すように
B₁からB₂へ、Ｇ＃₁からＧ＃₂へ、また、E₁から
E₂へとそれぞれの楽音が音楽的に要望される最
終の楽音周波数に向つて適切な関数に従つて上昇
する。

このようなことは、前記浮動的な捕捉によつて
押鍵の発生順序に係りなく、音名の配列順序に従
つてシンセサイザモデユール対して発音すべき楽
音を割当てることによつて実現されるのであり、
従前のキーアサイナのように押鍵の発生順序に従
つて割当てる場合には第７図Ｅにおいてｍ乃至０
に示す曲線が交叉して、それぞれ楽音的に要望さ
れている最終の楽音周波数とは異る楽音周波数に
向つて上昇する。

さて、続いて、第８図及び第９図を参照しつ
つ、上記の押鍵処理を終了した第４レジスタ２７
の内容を出力するための動作について説明する。

同図において、２９は第４レジスタ２７と同
様、プロセツサ２３の入出力バスに接続された８
ワードの第５レジスタである。

押鍵処理を実行した後、第８図においてａに示
す第４レジスタ２７の０番地の内容はプロセツサ
２３を介して、第５レジスタ２９に転送され、同
図においてｂに示すように該レジスタの０番地に
記憶される。以下同様に第４レジスタ２７のすべ
てのアドレスの内容は順次に第５レジスタ２９の
対応するアドレスに転送され、記憶される。続い
て、該第５レジスタの０番地の内容をプロセツサ
２３を介して同図においてｃに示すように出力レ
ジスタ２８に転送する。以下同様に該第５レジス
タのすべてのアドレスの内容は順次に該出力レジ
スタを通じて論理「01」のステータスを伴つて、
一旦、出力される。

上記のような処理が第４及び第５レジスタのす
べてのアドレスについて実行された後に、第９図
においてｄに示すような第５レジスタ２９の０番
地の内容をプロセツサ２３に転送し、そのステー
タスを論理「01」から論理「11」に変換して、同
図ｅに示すように該レジスタの０番地に記憶させ
る。以下同様に、第５レジスタ２９ににおける論
理「01」のステータスのみをすべて論理「11」に
変換する。

次いで、第５レジスタ２９の０番地の内容をプ
ロセツサ２３を介して同図ｆに示すように出力レ
ジスタ２８に転送する。以下同様に、ステータス
変換後の第５レジスタ２９の内容をすべてのアド
レスについて順次に出力レジスタ２８を通じて出
力する。

このようにして、第４レジスタ２７に論理
「01」のステータスを記憶させたままにしておき、
第５レジスタ２９を設けて、ステータスを変換す
ることによつて、離鍵処理においては逆変換の対
象外とし、更に、押鍵処理においてはキーコード
の割当ての対象にしているにもかかわらず、シン
セサイザモデユールをを発音させるために論理
「11」のステータスを供給することができる。例
えば、第４レジスタ２７の０番地に対応するシン
セサイザモデユールは第８図においてｃに示すよ
うに、一旦、論理「01」のステータスを供給さ
れ、続いて、第９図においてｆに示すように論理
「11」のステータスを供給されて、発音を開始す
る。このとき、主ステータスが論理「０」から論
理「１」に変化したことを検知することによつ
て、該第４レジスタ、即ち、第５レジスタ２９の
０番地に論理「１」の主ステータスがすでに記憶
されていて、該番地に対応するシンセサイザモデ
ユールが楽音を発音していた場合であつても、該
楽音の発音を停止して新たなエンベロープの楽音
の発音を開始する。

更に、続いて、第１０図を参照しつつ、いずれ
か一つ以上のキーが新たに押鍵状態になつたとき
から特定の時間が経過したことを検知して前記の
ような浮動的な捕捉を停止させる動作について説
明する。

同図において、３０は第６レジスタ、３１はタ
イマ信号用入力レジスタである。

前述のように、第５レジスタ２９におけるステ
ータスの変換を実行した直後、先ず、第１０図ａ
に示すように第６レジスタ３０を論理「１」にセ
ツトし、次いで、タイマ信号用入力レジスタ３１
に印加されているタイマの状態をプロセツサ２３
に転送して、これを判定する。

いま、タイマが計時中であれば、第１０図ｂに
示すように、タイマ信号用入力レジスタ３１には
論理「１」が記憶されているから、これを判定し
て、前述のように第５レジスタ２９の内容をを順
次に出力する動作を開始させる。

一方、タイマが特定の時間の経過を検知したと
きは、同図ｃに示すようにタイマ信号用入力レジ
スタ３１に論理「０」が記憶されるから、これを
判定して、更に、第６レジスタ３０の内容を判定
し、これが論理「１」のときに限つて、以下の処
理を実行する。

先ず、第１０図ｄに示すように、第６レジスタ
３０にセツトされた論理「１」をリセツトして論
理「０」にする。続いて、第１０図ｅ，ｆに示す
ように第４レジスタ２７の０番地のステータスが
論理「01」であれば、それを論理「11」に変換
し、また、該ステータスが論理「01」以外であれ
ば、それをそのままにしておく。

以下同様に、第４レジスタ２７に記憶されてい
るすべての論理「01」のステータスを論理「11」
に変換する。このような変換処理を行うことによ
つて、変換されたステータスを伴うキーコードは
離鍵処理（逆変換）の対象となる。したがつて、
該キーコードに対応するキーが離鍵状態になる
と、そのステータスは論理「00」となるが該キー
コードに対応するキーが押鍵状態になつていると
きは、該キーに対応する第１レジスタ２４のビツ
ト位置に論理「０」が記憶される。更に、変換さ
れたステータスは押鍵処理の対象外となるため
に、浮動的な捕捉は行われない。上記のような第
４レジスタ２７のステータスを変換する処理が終
了すると、前述のように、第５レジスタ２９の内
容を順次に出力し、続いて、次回のキー走査を実
行する。

次回のキー走査でキーに状態変化がなかつたと
きは、直ちに、タイマの状態を判定する。この場
合、すでにタイマは特定時間の経過を検知してい
るために、更に、続いて第６レジスタ３０の内容
を判定する。しかし、今度は、該レジスタの内容
が論理「０」であるために、第４レジスタ２７の
ステータスを変換する処理を行うことなく、直ち
に、第５レジスタ２９の内容を順次に出力する。
上記のように、第５レジスタ２９のステータスを
変換した直後に、セツトして、第４レジスタ２７
のステータスを変換する際にリセツトする第６レ
ジスタ３０を設けて、先ずタイマの状態を判定
し、これが特定時間の経過を検知している場合に
は、更に、該第６レジスタの内容を判定し、これ
が論理「１」である場合に限つて、第４レジスタ
２７のステータスを変換する処理を実行するよう
にして、該処理の回数を必要最小限度にとどめる
ことができる。

上記の各処理の動作の相互関係をより明確にす
るためにこの発明に係るキーアサイナの全体的フ
ローチヤートを第１表に示す。

なお、この発明の一実施例ではプロセツサを使
用しているが、このようなプロセツサを用いて行
う情報処理、例えば、転送、排他的論理和、若し
くは論理和の算出、加算乗算及び番地修飾等はい
ずれもアンド回路、オア回路、フリツプフロツ
プ、シフトレジスタ等の論理回路の公知の組み合
せによつて具現できることは自明であるから、こ
れらの論理回路を用いてこの発明を実施すること
は容易である。

以上のごとく、この発明はいずれか一つ以上の
キーが新たに押鍵状態になつたときから特定の時
間が経過するまでの期間に限つて、該期間中に新
たに押鍵状態になつた２以上のキーに対応する２
以上の音名の楽音のそれぞれを発音させるため
に、該２以上のキーが押鍵状態になつた順序に係
りなく、常に楽器が発音できる最低音から最高音
に至るまでの音名の配列順序に従つて、発音状態
にない複数のシンセサイザモデユールを順次に捕
捉するように構成した電子楽器のキーアサイナを
提供する。この発明によれば、押鍵操作が２以上
のキーについて同時に行われ得ない場合であつて
も、特定の時間を経過した後では、各シンセサイ
ザモデユールが発音する楽音が音名の配列順序に
従つて特定される。したがつて、複数音の同時的
ポルタメント演奏に際して、ポルタメント開始時
点の楽音とポルタメント終了時点の楽音とが、各
シンセサイザモデユールについてその対応関係に
交叉を生ずることがないので、音楽的に極めて自
然な演奏表現を確保できるという優れた効果が奏
される。

【図面の簡単な説明】

第１図はこの発明の対象であるキーアサイナを
含む有鍵電子楽器の主要部の構成を示す。同図に
おいて、１……キーアサイナ、３……キー走査回路、５
……デイジタル―アナログ変換回路、６，１１…
…マルチプレクサ、７……サンプリングホールド
回路、８……シンセサイザモデユール。第２図は第１図におけるキー走査回路３の構成
を示す。同図において、 A₀〜A₇……キー走査信号出力線、B₀〜B₇……
キー信号入力線、S₁〜S₈……キースイツチ回路。第３図は第２図におけるキー走査信号出力線
A₀〜A₇及びキー信号入力線B₀〜B₇に対する信号
の割当てを示す。第４図乃至第６図、第７図Ｂ乃
至同図Ｄ、及び第８図乃至第１０図はこの発明の
一実施例であるキーアサイナの主要部の構成を示
す。同図において、２１……キー走査信号用デコーダ、２２……キ
ー信号用入力レジスタ、２３……プロセツサ、２
４……第１レジスタ、２５……第２レジスタ、２
６……第３レジスタ、２７……第４レジスタ、２
８……出力レジスタ、２９……第５レジスタ、３
０……第６レジスタ、３１……タイマ信号用入力
レジスタ。第７図Ａ及びＥはこの発明の一実施例における
押鍵処理の場合の主要部の波形及び状態を示す。
同図において、Ｕ〜Ｗ……B₁，Ｇ＃₁及びE₁に対応するキーの
状態、Ｘ〜Ｚ……シンセサイザモデユール８が発
音する楽音の音名。第７図Ｆはシンセサイザモデユール８における
ポルタメント演奏を行うために必要な部分の構成
を示す。第７図Ｇは第７図Ｆに示す構成における
主要部の波形を示す。

【表】

Claims

【特許請求の範囲】１音階のそれぞれの楽音を発生させるための各
キーの押鍵状態または離鍵状態を検出し、検出さ
れた押鍵離鍵各状態を、楽器が発音できる楽音の
数よりも相当に少ない数のシンセサイザモデユー
ル８に対して選択的に割当てて該モデユールを作
動させるキーアサイナを備えた電子楽器におい
て、上記キーアツサイナは、いずれか一つ以上のキーが押鍵状態になつたと
きから特定の時間が経過するまでの期間を浮動的
な捕捉期間として計時する計時手段と、浮動的な捕捉期間中に押鍵状態になつた２以上
のキーのそれぞれに対応する楽音のキーコード
を、該キーが押鍵状態になつた順序に係わりな
く、楽器が発音できる最低音から最高音に至る音
名の配列順序に従つて、各シンセサイザモデユー
ルに対応するレジスタ２７に割当てるキーコード
割当て手段とを具備し、さらに上記シンセサイザモデユール８は、上記レジスタ２７に第１の浮動的な捕捉期間中
に割当てられた楽音のキーコードで表わされる開
始音高から該レジスタに第１の浮動的な捕捉期間
経過後の第２の浮動的な捕捉期間中に割当てられ
た楽音のキーコードで表わされる終了音高に向け
て、経時的に変化する楽音を形成するポルタメン
ト楽音形成手段を含んでいることを特徴とするポ
ルタメント効果装置。