JPS63153905A - Gain control circuit - Google Patents

Gain control circuit

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JPS63153905A
JPS63153905A JP30241586A JP30241586A JPS63153905A JP S63153905 A JPS63153905 A JP S63153905A JP 30241586 A JP30241586 A JP 30241586A JP 30241586 A JP30241586 A JP 30241586A JP S63153905 A JPS63153905 A JP S63153905A
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JP
Japan
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transistor
differential pair
collector
base
current
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JP30241586A
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Yukio Nishizawa
西沢 幸男
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Victor Company of Japan Ltd
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  • Control Of Amplification And Gain Control (AREA)

Abstract

PURPOSE:To eliminate the need for two constant current sources and to reduce power consumption, by coupling the common emitter of sixth differential pair with fourth differential pair, and coupling the common emitter of the fourth differential pair with second differential pair. CONSTITUTION:A first gain control is performed with a control voltage applied on first differential pair and second differential pair from first control voltage input terminals 1A and 1B. A second gain control is performed with the control voltage applied on third differential pain and the fourth differential pair from second control voltage input terminals 2A, and 2B. A third gain control is performed with the control voltage applied on fifth and sixth differential pairs from third control voltage input terminals 3A and 3B. In this case, the common emitter of the sixth differential pair is coupled with the fourth differential pair, and that of the fourth differential pair with the second differential pair. In such a way, it is possible to eliminate the need for the two constant current sources and to reduce the power consumption.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 1つの入力信号をそれぞれ別個の3種の外部制御電圧に
より、それぞれ独立に利得制御する回路に関し、特に集
積回路に使用した場合有効な省エネルギーの利得制御回
路に関するものである。
[Detailed Description of the Invention] [Field of Industrial Application] This invention relates to a circuit that independently controls the gain of one input signal using three different external control voltages, and is particularly useful for energy saving when used in integrated circuits. This relates to a gain control circuit.

〔従来の技術〕[Conventional technology]

第2図にそれぞれ別個の3種の外部制御電圧により、そ
れぞれ独立に制御する従来の利得制御回路を示す。以下
この第2図により、その回路構成とともに回路動作を説
明する。
FIG. 2 shows a conventional gain control circuit that is controlled independently by three different external control voltages. The circuit configuration and circuit operation will be explained below with reference to FIG.

入力信号VINは電圧電流変換回路即ちトランジスタQ
13のベースに入力され、エミッタ・アース間の抵抗R
3により電流に変換される。ここで、VIN”VO+Δ
■とすると、トランジスタQ1.のコレクタ電流11は
、 V(l  VIE+Δ■ R。
The input signal VIN is a voltage-current conversion circuit, that is, a transistor Q.
The resistance R between the emitter and ground is input to the base of 13.
3 is converted into current. Here, VIN”VO+Δ
■If transistor Q1. The collector current 11 of is V(lVIE+Δ■R.

となる。但し、 ■。:入力信号電圧の直流分、 ΔV:入力信号電圧の交流分、 Io :コレクタ電流の直流分、 Δ■:コレクタ電流の交流分、 v■:トランジスタQl!のベース・エミッタ電圧であ
る。
becomes. However, ■. : DC component of input signal voltage, ΔV: AC component of input signal voltage, Io: DC component of collector current, Δ■: AC component of collector current, v■: Transistor Ql! is the base-emitter voltage of

又トランジスタQI4と抵抗R1により第1の定電流源
を構成し、トランジスタQISと抵抗R1により第2の
定電流源を構成し、さらにトランジスタQI&と抵抗R
4により第3の定電流源を構成している。一般に利得制
御出力において、交流成分のみ利得が制御され、直流電
位は一定にされるためには、前記第1と第2および第3
の定電流源電流を入力信号電流の直流分に等しい電流値
にすればよい、即ち、第1と第2および第3の定電流源
電流が■。になるように、電圧源v0′と抵抗Rg 、
R3、Raを設定すればよい。
Further, the transistor QI4 and the resistor R1 constitute a first constant current source, the transistor QIS and the resistor R1 constitute a second constant current source, and the transistor QI& and the resistor R1 constitute a second constant current source.
4 constitutes a third constant current source. Generally, in the gain control output, in order to control the gain of only the AC component and keep the DC potential constant, it is necessary to
It is sufficient to set the constant current source current of 1 to a current value equal to the DC component of the input signal current, that is, the constant current source currents of the first, second, and third constant current sources should be set to a value equal to the DC component of the input signal current. The voltage source v0' and the resistor Rg are set so that
It is sufficient to set R3 and Ra.

一方、トランジスタQ1とC8により第1の差動対を構
成し、トランジスタQ3とC4により第2の差動対を構
成し、トランジスタQ、とQ、のコレクタを接続し、ト
ランジスタQzとC4のコレクタを接続し、トランジス
タQ2とC3のベースの接続点を制御電圧入力端子lA
、トランジスタQ1とC4のベースの接続点を制御電圧
入力端子IBとし、入力信号電流■。+ΔIを第1の差
動対のエミッタに入力し、第1の定電流源を第2の差動
対のエミッタに接続する。この回路は周知の平衡型利得
制御回路であり、今任意の制御電圧によりトランジスタ
Q1とC2の電流配分率をに:1−にとすると、同時に
トランジスタQ4とC3の電流配分率もに:l−にとな
る。
On the other hand, transistors Q1 and C8 constitute a first differential pair, transistors Q3 and C4 constitute a second differential pair, the collectors of transistors Q and Q are connected, and the collectors of transistors Qz and C4 are connected. and connect the connection point between the bases of transistors Q2 and C3 to the control voltage input terminal lA.
, the connection point between the bases of transistors Q1 and C4 is the control voltage input terminal IB, and the input signal current is ■. +ΔI is input to the emitter of the first differential pair, and the first constant current source is connected to the emitter of the second differential pair. This circuit is a well-known balanced gain control circuit, and if the current distribution ratio of transistors Q1 and C2 is set to:1- by an arbitrary control voltage, the current distribution ratio of transistors Q4 and C3 is also changed to:l-. It becomes.

従って、トランジスタQ+ 、Qz 、C3、Qaのコ
レクタ電流1 el+  l C1I e3+  I 
C4はそれぞれ次の様になる。
Therefore, the collector currents of transistors Q+, Qz, C3, Qa 1 el+ l C1I e3+ I
C4 is as follows.

I c I= k (I o+ΔI) Icz= (1−k)(1G+ΔI) Ic1= (1−k)I。Ic I=k (Io+ΔI) Icz=(1-k)(1G+ΔI) Ic1=(1-k)I.

1C4=kl。1C4=kl.

よってICIとrclの合成電流■2は、I、=k (
To +ΔI)+ (1−k)I。
Therefore, the combined current ■2 of ICI and rcl is I,=k (
To +ΔI)+(1-k)I.

=k ・ Δ I+1゜ となり、直流電流I0は一定で交流電流ΔIのみかに倍
に利得制御されていることがわかる。
=k·ΔI+1°, and it can be seen that the DC current I0 is constant and the gain is controlled to double only the AC current ΔI.

次にトランジスタQs 、Q& 、Qt 、Q@と第2
の定電流源とで、前記同様の平衡型利得制御回路を構成
しており、入力端子2A、2Bからの任意の制御電圧に
より、トランジスタQs 、Qtの電流分配率をm:l
−mとすると(同時にトランジスタQ* 、Qtの電流
分配率もm:l−mとなる)、トランジスタQs 、Q
h 、Qt 、Qaのコレクタ電流■6%、  lea
、  Icフ、■、@はそれぞれ次の様になる。
Next, transistors Qs, Q&, Qt, Q@ and the second
A constant current source constitutes a balanced gain control circuit similar to that described above, and the current distribution ratio of transistors Qs and Qt is set to m:l by arbitrary control voltages from input terminals 2A and 2B.
-m (at the same time, the current distribution ratio of transistors Q* and Qt is also m:l-m), then transistors Qs and Q
Collector current of h, Qt, Qa ■6%, lea
, Icfu, ■, and @ are as follows.

Ics=m I、 =m (kΔI+Io)!。=(1
−m)It =(1−m)(kΔ■。+!。) Icy= (1−m)I。
Ics=m I, =m (kΔI+Io)! . =(1
-m)It = (1-m) (kΔ■.+!.) Icy= (1-m)I.

IC,=mlO よってtcsとIC?の合成電流!、は、!s = T
cs+ Ict=m (kΔI+Io)+(1−m) 
10 =mkΔ f+i。
IC,=mlO Therefore, tcs and IC? The composite current of! ,teeth,! s = T
cs+ Ict=m (kΔI+Io)+(1-m)
10 = mkΔ f+i.

となり、直流電流1゜は一定で交流電流ΔIのみがmk
倍されていることがわかる。
Therefore, the DC current 1° is constant and only the AC current ΔI is mk
You can see that it has been doubled.

さらにトランジスタQq 、Q+。、Q、、、Q、、と
第3の定電流源とで、前記同様の平衡型利得制御回路を
構成しており、入力端子3A、3Bからの任意の制御電
圧によるトランジスタQ9 、 Q+o。
Furthermore, transistors Qq and Q+. , Q, , , Q, and a third constant current source constitute a balanced gain control circuit similar to that described above, and the transistors Q9 and Q+o are controlled by arbitrary control voltages from the input terminals 3A and 3B.

及びQ、□、とQ、の電流分配率をn:1−nとすると
トランジスタQ9 +  qlO,Ql+、  Q+z
のコレクタ電@I cq+  I CIO+ I c+
 ++ I CI2はそれぞれ次の様になる。
If the current distribution ratio of Q, □, and Q is n:1-n, then the transistor Q9 + qlO, Ql+, Q+z
collector voltage @I cq+ I CIO+ I c+
++ I CI2 are as follows.

I、、=n 1! =n (mkΔI+Io)Ie+a
 =(I  n)  Is = (1−n)  (mkΔI+l0)Ic++ = 
(1n)  I。
I,,=n 1! =n (mkΔI+Io)Ie+a
=(I n) Is = (1-n) (mkΔI+l0)Ic++ =
(1n) I.

Te1.=nl。Te1. =nl.

よってIC4とtct+の合成電流I4は、14=IC
9+ ICII =n(mkΔI + IO)+(In
)I。
Therefore, the combined current I4 of IC4 and tct+ is 14=IC
9+ ICII = n (mkΔI + IO) + (In
)I.

=nmkΔI+IO となり、負riiJRsに流れる結果、出力電圧は、V
out=Vcc −Rs (n m kΔI + 10
 )=−nmk(R,Δ■) +(νCCR51o) となる。上式かられかるように、出力電圧Voutは人
力信号の交流成分のみが制御電圧入力端子IA。
= nmkΔI+IO, and as a result of flowing to negative riiJRs, the output voltage is V
out=Vcc −Rs (n m kΔI + 10
)=−nmk(R,Δ■)+(νCCR51o). As can be seen from the above equation, only the AC component of the human input signal of the output voltage Vout is connected to the control voltage input terminal IA.

IBと2A、2Bと3A、3Bに加えられた制御電圧に
よりそれぞれ独立に制御されてnmk倍に利得制御され
るが、入力信号の直流電圧骨は一定である。
The gain is controlled by nmk times by independently controlling the control voltages applied to IB and 2A, 2B and 3A, and 3B, but the DC voltage of the input signal is constant.

上記従来例における消費電流は電圧電流変換回路の消費
電流10および第1と第2と第3の定電流源電流3XI
。を加算した4xloであった。
The current consumption in the above conventional example is the current consumption of the voltage-current conversion circuit of 10 and the current of the first, second, and third constant current sources of 3XI.
. It was 4xlo which was added.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

近年、集積回路においては、集積度が増々向上し、消費
電流も増えることによって熱的な制約が生じ、また省エ
ネルギーの観点からも集積回路における消費電流を少し
でも少なくしたいという要求が多い。従来例に示す3種
の利得制御電圧による利得制御が可能な利得制御回路で
は、人力信号の直流分に対応する電流■。の4倍の消費
電流となり消費電流が多いという問題点があった。
In recent years, in integrated circuits, the degree of integration has been increasing and the current consumption has increased, resulting in thermal constraints, and there is also a growing demand for reducing the current consumption in integrated circuits as much as possible from the viewpoint of energy conservation. In the conventional gain control circuit that can perform gain control using three types of gain control voltages, the current ■corresponds to the DC component of the human input signal. There was a problem in that the current consumption was four times that of the previous one.

本発明は、上記問題点に鑑みて創案されたものであり、
この消費電流を少なくしかつ従来例と同等の効果を持つ
、3種の外部制御電圧による利得制御を行う利得制御回
路を提供することを目的とする。
The present invention was created in view of the above problems, and
It is an object of the present invention to provide a gain control circuit that performs gain control using three types of external control voltages, which reduces this current consumption and has the same effect as the conventional example.

〔問題点を解決するための手段〕[Means for solving problems]

本発明における上記目的を達成するための手段は、入力
信号を電流に変換する電圧電流変換回路と、第1と第2
のトランジスタとで構成する第1の差動対と、第3と第
4のトランジスタとで構成する第2の差動対と、第5と
第6のトランジスタとで構成する第3の差動対と、第7
と第8のトランジスタとで構成する第4の差動対と、第
9と第1Oのトランジスタとで構成する第5の差動対と
、第11と第12のトランジスタとで構成する第6の差
動対と、定電流源とを具備し、電圧電流変換回路出力と
第1の差動対の共通エミッタを接続し、定電流源と第2
の差動対の共通エミッタを接続し、第2のトランジスタ
のベースと第3のトランジスタのベースとの接続点を第
1の制御電圧入力端子の一方とし、第1のトランジスタ
のベースと第4のトランジスタのベースとの接続点を前
記第1の制御電圧入力端子の他方とし、第1のトランジ
スタのコレクタと第3の差動対の共通エミッタを接続し
、第4のトランジスタのコレクタと第4の差動対の共通
エミッタを接続し、第6のトランジスタのベースと第7
のトランジスタのベースとの接続点を第2の制御電圧入
力端子の一方とし、第5のトランジスタのベースと第8
のトランジスタのベースとの接続点を前記第2の制御電
圧入力端子の他方とし、第5のトランジスタのコレクタ
と第5の差動対の共通エミッタを接続し、第8のトラン
ジスタのコレクタと第60差動対の共通エミッタを接続
し、第10のトランジスタのベースと第11のトランジ
スタのベースとの接続点を第3の制御圧入力端子の一方
とし、第9と第12のトランジスタのベースとの接続点
を前記第3の制御電圧入力端子の他方とし、第9のトラ
ンジスタのコレクタと第11のトランジスタのコレクタ
と第3のトランジスタのコレクタと第7のトランジスタ
のコレクタとを接続しこの接続点を利得制御出力端子と
したことを特徴とする利得制御回路である。
Means for achieving the above object in the present invention includes a voltage-current conversion circuit that converts an input signal into a current, and a first and a second voltage-current conversion circuit.
a first differential pair consisting of a transistor, a second differential pair consisting of a third and a fourth transistor, and a third differential pair consisting of a fifth and sixth transistor. and the seventh
and an eighth transistor, a fifth differential pair consisting of a ninth and a first O transistor, and a sixth differential pair consisting of an eleventh and twelfth transistor. It is equipped with a differential pair and a constant current source, the voltage-current conversion circuit output and the common emitter of the first differential pair are connected, and the constant current source and the second
The common emitters of the differential pair of are connected, the connection point between the base of the second transistor and the base of the third transistor is one of the first control voltage input terminals, and the base of the first transistor and the base of the fourth transistor are connected. The connection point with the base of the transistor is the other one of the first control voltage input terminals, the collector of the first transistor and the common emitter of the third differential pair are connected, and the collector of the fourth transistor and the common emitter of the third differential pair are connected. Connect the common emitters of the differential pair and connect the base of the sixth transistor and the seventh transistor.
The connection point with the base of the fifth transistor is one of the second control voltage input terminals, and the connection point between the base of the fifth transistor and the eighth transistor is one of the second control voltage input terminals.
The connection point with the base of the transistor is the other one of the second control voltage input terminals, the collector of the fifth transistor is connected with the common emitter of the fifth differential pair, and the collector of the eighth transistor is connected with the common emitter of the fifth differential pair. The common emitters of the differential pair are connected, the connection point between the base of the tenth transistor and the base of the eleventh transistor is one of the third control pressure input terminals, and the connection point between the bases of the ninth and twelfth transistors is set as one of the third control pressure input terminals. The connection point is the other of the third control voltage input terminal, and the collector of the ninth transistor, the collector of the eleventh transistor, the collector of the third transistor, and the collector of the seventh transistor are connected. This is a gain control circuit characterized by having a gain control output terminal.

〔作用〕[Effect]

上記構成において、第1の制御電圧入力端子IA、IB
から第1および第2の差動対に加えられる制御電圧によ
って第1の利得制御が行われ、第2の制御電圧入力端子
2A、2Bから第3および第40差動対に加えられる制
御電圧によって第2の利得制御が行なわれ、第3の制御
電圧入力端子3A、3Bから第5及び第6の差動対に加
えられる制御電圧によって第3の利得制御が行われる。
In the above configuration, the first control voltage input terminals IA, IB
The first gain control is performed by the control voltage applied to the first and second differential pairs from A second gain control is performed, and a third gain control is performed by a control voltage applied from the third control voltage input terminals 3A, 3B to the fifth and sixth differential pairs.

本発明では、第6の差動対の共通エミッタを第4の差動
対に結合し、さらに第4の差動対の共通エミッタを第2
の差動対に結合することにより、従来筒6および第4の
差動対で必要とした直流電位を一定にするための2つの
定電流源を不要として、消費電流の減少を図っている。
In the present invention, the common emitter of the sixth differential pair is coupled to the fourth differential pair, and the common emitter of the fourth differential pair is coupled to the second differential pair.
By coupling to the differential pair, the two constant current sources for making the DC potential constant, which were conventionally required in the cylinder 6 and the fourth differential pair, are not required, thereby reducing current consumption.

〔実施例〕〔Example〕

以下に本発明の一実施例を図面に基づいて詳細に説明す
る。第1図は本発明の一実施例を示す回路図である。第
1図において従来例と同一機能の部材には同一符号を記
して説明する。まずその構成を述べる0本実施例の利得
制御回路は、入力信号VINを電流に変換する電圧電流
変換回路と、第1のトランジスタQ、と第2のトランジ
スタQ2とで構成する第1の差動対と、第3のトランジ
スタQ3と第4のトランジスタQ4とで構成する第2の
差動対と、第5のトランジスタQSと第6のトランジス
タQ6とで構成する第3の差動対と第7のトランジスタ
Q、と第8のトランジスタQ@とで構成する第4の差動
対と、第9のトランジスタQ、と第1Oのトランジスタ
Q1゜とで構成する第5の差動対と、対11のトランジ
スタQ r +と第12のトランジスタQIKとで構成
する第6の差動対と、定電流源とを具備している。上記
回路を構成する各トランジスタはnpn型を例とする。
An embodiment of the present invention will be described in detail below based on the drawings. FIG. 1 is a circuit diagram showing an embodiment of the present invention. In FIG. 1, members having the same functions as those of the conventional example will be described with the same reference numerals. First, the configuration will be described. The gain control circuit of this embodiment is a first differential circuit that is composed of a voltage-current conversion circuit that converts an input signal VIN into a current, a first transistor Q, and a second transistor Q2. a second differential pair consisting of a third transistor Q3 and a fourth transistor Q4; a third differential pair consisting of a fifth transistor QS and a sixth transistor Q6; and a seventh differential pair consisting of a fifth transistor QS and a sixth transistor Q6. a fourth differential pair consisting of the transistor Q of A sixth differential pair including a transistor Q r + and a twelfth transistor QIK, and a constant current source are provided. Each transistor constituting the above circuit is exemplified as an npn type.

電圧電流変換回路はトランジスタQ r 3と抵抗R1
とから成り、トランジスタQ + 3のベースに入力信
号VINが接続され、抵抗R1の一端はそのエミッタに
接続されて他端は回路電源のOVに接続される。
The voltage-current conversion circuit consists of transistor Q r 3 and resistor R 1
The input signal VIN is connected to the base of the transistor Q + 3, one end of the resistor R1 is connected to its emitter, and the other end is connected to the circuit power supply OV.

定電流源はトランジスタQ14とR2とで構成され、ト
ランジスタQI4のベースには電圧源V。′が、エミッ
タには抵抗R8の一端が接続され、抵抗R2の他端は回
路電源の0■に接続される。電圧電流変換回路出力即ち
トランジスタQ13のコレクタには第1の差動対のトラ
ンジスタQ、、Q、の共通エミッタを接続し、定電流源
のトランジスタQ14のコレクタには第2の差動対のト
ランジスタQ、。
The constant current source is composed of transistors Q14 and R2, and a voltage source V is connected to the base of transistor QI4. ', one end of a resistor R8 is connected to the emitter, and the other end of the resistor R2 is connected to the circuit power supply 0. The common emitters of the transistors Q, , Q of the first differential pair are connected to the output of the voltage-current conversion circuit, that is, the collector of the transistor Q13, and the transistor of the second differential pair is connected to the collector of the constant current source transistor Q14. Q.

Q4の共通エミッタを接続し、トランジスタQ2のベー
スとトランジスタQ、のベースとの接続点を第1の制御
電圧入力端子の一方lAとし、トランジスタQ、のベー
スとトランジスタQ4のベースとの接続点を第1の制御
電圧入力端子の他方IBとする。また、トランジスタQ
、のコレクタには第3の差動対のトランジスタQs 、
Qbの共通エミッタを接続し、トランジスタQ4のコレ
クタには第4の差動対のトランジスタQ? 、Qaの共
通エミッタを接続し、トランジスタQ、のベースとトラ
ンジスタQ7のベースとの接続点を第2の制御電圧入力
端子の一方2Aとし、トランジスタQ、のベースとトラ
ンジスタQ@のベースとの接続点を第2の制御電圧入力
端子の他方2Bとする。
The common emitter of transistor Q4 is connected, the connection point between the base of transistor Q2 and the base of transistor Q is one of the first control voltage input terminals, and the connection point between the base of transistor Q and the base of transistor Q4 is The other one of the first control voltage input terminals is IB. Also, transistor Q
, a third differential pair of transistors Qs,
The common emitter of Qb is connected to the collector of transistor Q4, and the transistor Q? of the fourth differential pair is connected to the collector of transistor Q4. , Qa are connected, the connection point between the base of transistor Q and the base of transistor Q7 is one of the second control voltage input terminals, and the base of transistor Q and the base of transistor Q@ are connected. The point is the other one of the second control voltage input terminals 2B.

さらに、トランジスタQsのコレクタには第5の差動対
のトランジスタQ、、Q、。の共通エミッタを接続し、
トランジスタQ、のコレクタには第6の差動対のトラン
ジスタQ r r +  Q l !の共通エミッタを
接続し、トランジスタQl・のベースとトランジスタQ
11のベースとの接続点を第3の制御電圧入力端子の一
方3Aとし、トランジスタQ、のベースとトランジスタ
Q1□のペニスとの接続点を第3の制御電圧入力端子の
他方3Bとする。
Further, a fifth differential pair of transistors Q, ,Q, is connected to the collector of the transistor Qs. Connect the common emitter of
A sixth differential pair of transistors Q r r + Q l ! is connected to the collector of the transistor Q. connect the common emitter of transistor Ql and the base of transistor Q
The connection point between the base of the transistor Q1 and the base of the transistor Q1 is assumed to be one of the third control voltage input terminals 3A, and the connection point between the base of the transistor Q and the penis of the transistor Q1□ is the other one of the third control voltage input terminals 3B.

また、トランジスタQ9のコレクタとトランジスタQ、
のコレクタとトランジスタQ7のコレクタとトランジス
タQ、のコレクタとは互いに接続し、この接続点を負荷
R1を介して回路電源(基準電源) Vccに接続する
と共に、利得側j111出力端子とする。トランジスタ
Q2のコレクタとトランジスタQ、のコレクタとトラン
ジスタQ、。のコレフタとトランジスタQI2のコレク
タとはそれぞれ基準電#Vccに電気的に接続する。
In addition, the collector of transistor Q9 and the transistor Q,
The collector of the transistor Q7, the collector of the transistor Q, and the collector of the transistor Q are connected to each other, and this connection point is connected to the circuit power supply (reference power supply) Vcc via the load R1 and is used as the gain side j111 output terminal. The collector of transistor Q2 and the collector of transistor Q. The collector of transistor QI2 and the collector of transistor QI2 are each electrically connected to reference voltage #Vcc.

以上の構成の実施例の作用を述べる。本実施例において
は、入力信号VINに対し第1の制御電圧入力端子IA
、IBから第1および第2の差動対に加えられる制御電
圧によって第1の利得制御を行い、第2の制御電圧入力
端子2A、2Bから第3および第4の差動対に加えられ
る制御電圧によって第2の利得制御を行い、さらに第3
の制御圧大端子3A、3Bから第5および第6の差動対
に加えられる制御電圧によって第3の利得制御を行う。
The operation of the embodiment with the above configuration will be described. In this embodiment, the first control voltage input terminal IA is connected to the input signal VIN.
, the first gain control is performed by the control voltage applied to the first and second differential pairs from IB, and the control is applied to the third and fourth differential pairs from the second control voltage input terminals 2A and 2B. The second gain control is performed by the voltage, and the third gain control is performed using the voltage.
Third gain control is performed by control voltages applied to the fifth and sixth differential pairs from the control voltage terminals 3A and 3B.

この第1の利得制御と第2の利得制御と第3の利得制御
とは以下に記すように互いに独立に制御される。
The first gain control, second gain control, and third gain control are controlled independently from each other as described below.

入力信号VINはトランジスタQ、3のベースに入力さ
れ、電流に変換されることは従来例と同じである。ここ
で、従来例と同様にV、、−V。+Δ■とするとトラン
ジスタのコレクタ電流は、■。−■、+ΔV となる。またトランジスタQI4と、抵抗Rzにより構
成される定電流源において、入力信号電流の直流分に等
しい電流I0が流れるように抵抗R。
The input signal VIN is input to the bases of the transistors Q and 3 and converted into a current as in the conventional example. Here, V, , -V as in the conventional example. If +Δ■, the collector current of the transistor is ■. −■, +ΔV. Further, in the constant current source constituted by the transistor QI4 and the resistor Rz, the resistor R is set so that a current I0 equal to the DC component of the input signal current flows.

と定電圧源V0 ′を設定する。入力信号電流(t。and the constant voltage source V0' is set. Input signal current (t.

十Δ■)は第1の差動対のエミッタに入力され、トラン
ジスタQI4と抵抗R2による定電流源の電流I0は第
2の差動対のエミッタに入力される。
10Δ■) is input to the emitter of the first differential pair, and the current I0 of the constant current source formed by the transistor QI4 and the resistor R2 is input to the emitter of the second differential pair.

今、第1の制御電圧入力端子lA、IBからの任意の制
御電圧により、トランジスタQ1とC2の電流分配率を
に:l−にとする。(同時にトランジスタQ4とC3の
電流分配率もに:l−にとなる)。このときのトランジ
スタQ+ 、Qz 。
Now, by using arbitrary control voltages from the first control voltage input terminals IA and IB, the current distribution ratio of the transistors Q1 and C2 is set to:l-. (At the same time, the current distribution ratio of transistors Q4 and C3 also becomes: l-). The transistors Q+ and Qz at this time.

C3,C4のコレクタ電流I C1+  I CI  
I C3+IC4はそれぞれ次の様になる。
Collector current of C3 and C4 I C1+ I CI
IC3+IC4 are as follows.

■。+=k (Io +ΔI) IC2−(1k)(Io +Δ■) 1c3= (1k)i。■. +=k (Io +ΔI) IC2-(1k) (Io +Δ■) 1c3=(1k)i.

ICJ=kl。ICJ=kl.

また、制御電圧入力端子2A、2Bからの任意の制御電
圧により、トランジスタQ、とQ&の電流分配をm:l
−mとする(同時にトランジスタQmとQ、の電流分配
率もm:(1−m)となる)と、トランジスタQs 、
Qb 、C7、Qeのコレクタ電流I C5+  T 
C6+  I C1=  I CBはそれぞれ次の様に
なる。
In addition, the current distribution between transistors Q and Q& can be controlled by using arbitrary control voltages from the control voltage input terminals 2A and 2B.
-m (at the same time, the current distribution ratio of transistors Qm and Q is also m:(1-m)), then transistor Qs,
Collector current of Qb, C7, Qe I C5+ T
C6+I C1=I CB are as follows.

IC5=m Ic+=mk  (16+Δ1)Ica=
(l  m)Ic+ =(1m)k  (Io +Δ■) IC?=(1−m)IC4=(1−m)k I。
IC5=m Ic+=mk (16+Δ1)Ica=
(l m)Ic+ = (1m)k (Io +Δ■) IC? =(1-m)IC4=(1-m)k I.

Ice=m IC4=mk I。Ice=m IC4=mk I.

また、入力端子3A、3Bからの任意の制御電圧により
、トランジスタQ、とQ、。の電流分配率をn:l−n
とすると(同時にトランジスタQlとQI+の電流分配
率もn:l−nとなる)トランジスタQ9.Ql。、Q
l1.Q+□のコレクタ電流IC911CIO+  I
c+ +  Icrtはそれぞれ次の様になる。
Also, transistors Q, and Q, are controlled by arbitrary control voltages from input terminals 3A and 3B. The current distribution ratio of n:l-n
(at the same time, the current distribution ratio of transistors Ql and QI+ becomes n:l-n), transistor Q9. Ql. ,Q
l1. Collector current of Q+□ IC911CIO+ I
c+ + Icrt are as follows.

1cq−n Ics=nmk No十ΔI)rc+o 
 −(I   n)  Ics=(1−n)mk (I
o +Δ1) +c++  =(l  n)  Ice−(I  n)
mkl。
1cq-n Ics=nmk No +ΔI)rc+o
-(I n) Ics=(1-n)mk (I
o +Δ1) +c++ = (l n) Ice-(l n)
mkl.

Icrt =n I(11=nmk I。Icrt = n I (11 = nmk I.

よって負荷Rsに流れる電流ILはIC’lとICIと
IC?+  IC11の合成電流であるから、IL =
 Ic3+ IC?” 109+IClC11=n  
(Io  +ΔI)  +(1−k)I。
Therefore, the current IL flowing through the load Rs is IC'l, ICI, and IC? + Since it is the composite current of IC11, IL =
Ic3+ IC? ”109+IClC11=n
(Io +ΔI) + (1-k)I.

+ (1m)  k t。+ (1m) kt.

+ (1−n) mk I。+ (1-n) mk I.

=nmkΔI+10 となり、出力電圧Vou tは、 シout=Vcc−R,(1,+nmkΔI)= −n
mk (RsΔI) + (Vcc  Rs Io ) となる。このVou C0式は従来例で示したとまった
く同じ式であり、本回路が制御電圧入力端子IA。
=nmkΔI+10, and the output voltage Vout is Shout=Vcc-R, (1,+nmkΔI)=-n
mk (RsΔI) + (Vcc Rs Io). This Vou C0 formula is exactly the same as shown in the conventional example, and this circuit is the control voltage input terminal IA.

IBと2A、2Bと3A、3Bから加えられる3種の制
御電圧により、それぞれ独立に入力信号VIの交流信号
成分Δ■のみが利得制御され、入力信号v0の直流分v
0は常に一定であることがわかる。
By three types of control voltages applied from IB and 2A, 2B and 3A, and 3B, only the AC signal component Δ■ of the input signal VI is independently gain controlled, and the DC component v of the input signal v0 is
It can be seen that 0 is always constant.

以上は本発明の一実施例であり、本発明は上記実施例に
限るものではな(、本発明の主旨に沿って種々の実施L
i様を取り得る0例えば上記回路を構成するトランジス
タとしてpnp トランジスタを使用しても、まったく
同様の効果を生ずることは言うまでもない。
The above is an example of the present invention, and the present invention is not limited to the above-mentioned example.
It goes without saying that even if, for example, a pnp transistor is used as the transistor constituting the above circuit, exactly the same effect will be produced.

〔発明の効果〕〔Effect of the invention〕

以上の説明で明らかなように、本発明によれば、従来と
同様に3種の制御電圧によって独立に入力信号に対する
利得制御を行うことができると共に、従来例において消
費電流が入力信号の直流成分に対応する直流電流の4倍
であったものが、2倍で済み、消費電流を従来の1/2
にできる効果がある。特に本発明を集積回路等で使用す
る場合には、消費電流の節約によって例えば熱設計を容
易にし、集積度を増やせるなど多くの効果を発揮する。
As is clear from the above description, according to the present invention, gain control can be performed independently on the input signal using three types of control voltages as in the conventional example, and the current consumption is reduced by the DC component of the input signal compared to the conventional example. The current that used to be four times the DC current corresponding to the
It has the effect of Particularly when the present invention is used in an integrated circuit or the like, it exhibits many effects such as facilitating thermal design and increasing the degree of integration by saving current consumption.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示す回路図、第2図は従来
例の利得制御回路図である。 Q、・・・第1のトランジスタ QX−・・第2のトランジスタ Q、・・・第3のトランジスタ Q、・・・第4のトランジスタ Q、・・・第5のトランジスタ Q、・・・第6のトランジスタ Q、・・・第7のトランジスタ Q、・・・第8のトランジスタ Q、・・・第9のトランジスタ Ql。・・・第10のトランジスタ Glt+・・・第11のトランジスタ QI!・・・第12のトランジスタ Q、s・・・トランジスタ(電圧電流変換回路)Q、・
・・トランジスタ(定電流源) R1・・・抵抗(電圧電流変換回路) R,・・・抵抗(定電流源) vo・・・人力信号 Vout・・・出力電圧 Vo ’・・・電圧源(定電流源) IA、IB・・・第1の制御圧入力端子2A、2B・・
・第2の制御圧入力端子3A、3B・・・第3の制御圧
入力端子第1図
FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a gain control circuit diagram of a conventional example. Q,...first transistor QX-...second transistor Q,...third transistor Q,...fourth transistor Q,...fifth transistor Q,...th 6th transistor Q, . . . seventh transistor Q, . . . eighth transistor Q, . . . ninth transistor Ql. . . . 10th transistor Glt+ . . . 11th transistor QI! ...12th transistor Q, s...transistor (voltage-current conversion circuit) Q,...
...Transistor (constant current source) R1...Resistor (voltage-current conversion circuit) R,...Resistor (constant current source) vo...Human power signal Vout...Output voltage Vo'...Voltage source ( constant current source) IA, IB...first control pressure input terminal 2A, 2B...
・Second control pressure input terminals 3A, 3B...Third control pressure input terminals Fig. 1

Claims (1)

【特許請求の範囲】[Claims] 入力信号を電流に変換する電圧電流変換回路と、第1と
第2のトランジスタとで構成する第1の差動対と、第3
と第4のトランジスタとで構成する第2の差動対と、第
5と第6のトランジスタとで構成する第3の差動対と、
第7と第8のトランジスタとで構成する第4の差動対と
、第9と第10のトランジスタとで構成する第5の差動
対と、第11と第12のトランジスタとで構成する第6
の差動対と、定電流源とを具備し、電圧電流変換回路出
力と第1の差動対の共通エミッタを接続し、定電流源と
第2の差動対の共通エミッタを接続し、第2のトランジ
スタのベースと第3のトランジスタのベースとの接続点
を第1の制御電圧入力端子の一方とし、第1のトランジ
スタのベースと第4のトランジスタのベースとの接続点
を前記第1の制御電圧入力端子の他方とし、第1のトラ
ンジスタのコレクタと第3の差動対の共通エミッタを接
続し、第4のトランジスタのコレクタと第4の差動対の
共通エミッタを接続し、第6のトランジスタのベースと
第7のトランジスタのベースとの接続点を第2の制御電
圧入力端子の一方とし、第5のトランジスタのベースと
第8のトランジスタのベースとの接続点を前記第2の制
御電圧入力端子の他方とし、第5のトランジスタのコレ
クタと第5の差動対の共通エミッタを接続し、第8のト
ランジスタのコレクタと第6の差動対の共通エミッタを
接続し、第10のトランジスタのベースと第11のトラ
ンジスタのベースとの接続点を第3の制御圧入力端子の
一方とし、第9と第12のトランジスタのベースとの接
続点を前記第3の制御電圧入力端子の他方とし、第9の
トランジスタのコレクタと第11のトランジスタのコレ
クタと第3のトランジスタのコレクタと第7のトランジ
スタのコレクタとを接続しこの接続点を利得制御出力端
子としたことを特徴とする利得制御回路。
a first differential pair consisting of a voltage-current conversion circuit that converts an input signal into a current, a first and a second transistor, and a third
a second differential pair consisting of a and a fourth transistor; a third differential pair consisting of a fifth and a sixth transistor;
A fourth differential pair includes a seventh and eighth transistor, a fifth differential pair includes a ninth and tenth transistor, and a fifth differential pair includes an eleventh and twelfth transistor. 6
a differential pair and a constant current source, the voltage-current conversion circuit output and the common emitter of the first differential pair are connected, the constant current source and the common emitter of the second differential pair are connected, The connection point between the base of the second transistor and the base of the third transistor is one of the first control voltage input terminals, and the connection point between the base of the first transistor and the base of the fourth transistor is the first control voltage input terminal. , the collector of the first transistor is connected to the common emitter of the third differential pair, the collector of the fourth transistor is connected to the common emitter of the fourth differential pair, and the collector of the fourth transistor is connected to the common emitter of the fourth differential pair. The connection point between the base of the sixth transistor and the base of the seventh transistor is one of the second control voltage input terminals, and the connection point between the base of the fifth transistor and the base of the eighth transistor is the second control voltage input terminal. The other control voltage input terminal is connected to the collector of the fifth transistor and the common emitter of the fifth differential pair, the collector of the eighth transistor is connected to the common emitter of the sixth differential pair, and the collector of the fifth transistor is connected to the common emitter of the sixth differential pair. The connection point between the base of the transistor and the base of the eleventh transistor is one of the third control voltage input terminals, and the connection point between the bases of the ninth and twelfth transistors is one of the third control voltage input terminals. On the other hand, a gain characterized in that the collector of the ninth transistor, the collector of the eleventh transistor, the collector of the third transistor, and the collector of the seventh transistor are connected, and this connection point is used as a gain control output terminal. control circuit.
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* Cited by examiner, † Cited by third party
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Cited By (2)

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Publication number Priority date Publication date Assignee Title
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JP4719044B2 (en) * 2006-03-22 2011-07-06 株式会社東芝 Amplifier circuit

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