JPS63152228A - Oversampling type analog/digital converter - Google Patents
Oversampling type analog/digital converterInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ・ディジタル変換器に関し、特にオ
ーバーサンプル型アナログ・ディジタル変換器に関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an analog-to-digital converter, and particularly to an oversampled analog-to-digital converter.
本発明は、入力アナログ信号を標本化しその信号からア
ナログ予測信号を減じ量子化を行うオーバーサンプル型
アナログ・ディジタル変換器において、
上記アナログ予測信号を生成するための回路を、従来の
ディジタル積分器を含む回路から、ディジタル乗算器を
含む回路に改め、クリティカルパスであるフィードバッ
クループ中で従来必要とした３回のディジタル加算を１
回に減らすことにより、回路に要求される動作速度を低
くし、アナログ・ディジタル変換器を容易に実現できる
ようにしたものである。The present invention provides an oversampling type analog-to-digital converter that samples an input analog signal and subtracts and quantizes an analog predicted signal from the input analog signal. The circuit was changed from a circuit that included a digital multiplier to a circuit that included a digital multiplier.
By reducing the number of circuits, the operating speed required for the circuit is lowered and an analog-to-digital converter can be easily realized.
第２図は、従来例を示すブロック構成図である。 FIG. 2 is a block diagram showing a conventional example.
以下、このブロック構成図に従って説明する。The following description will be made according to this block diagram.
標本化器２１により、アナログ入力信号２００を標本化
周波数で標本化し、標本化信号２０１を得、アナログ減
算器２２により標本化信号２０１ とアナログ予測信号
２０８との差信号２０２を得、量子化器２３で量子化し
、ディジタル化された出力信号２０３を得る。さらに出
力信号２０３をディジタル遅延器２７に入力し、１標本
化時間の遅延をした出力信号２０４を得る。この出力信
号２０４を、ディジタル積分器２８で積分し、その出力
信号２０５と、ディジタル遅延器２７からの出力信号２
０４とを、ディジタル加算器２９で加算し、さらにその
出力信号２０６をディジタル積分器３０で積分し、１次
ディジタル出力信号２０７を得る。この１次ディジタル
出力信号２０７は、ディジタル・アナログ変換器２４に
よりディジタル信号からアナログ信号に変換され、アナ
ログ予測信号２０８を得、このアナログ予測信号２０８
はアナログ減算器−２２への入力となる。A sampler 21 samples an analog input signal 200 at a sampling frequency to obtain a sampled signal 201, an analog subtracter 22 obtains a difference signal 202 between the sampled signal 201 and an analog prediction signal 208, and a quantizer 23 to obtain a digitized output signal 203. Further, the output signal 203 is input to a digital delay device 27 to obtain an output signal 204 delayed by one sampling time. This output signal 204 is integrated by a digital integrator 28, and the output signal 205 and the output signal 2 from the digital delay device 27 are integrated.
04 are added by a digital adder 29, and the output signal 206 thereof is further integrated by a digital integrator 30 to obtain a primary digital output signal 207. This primary digital output signal 207 is converted from a digital signal to an analog signal by the digital-to-analog converter 24 to obtain an analog predicted signal 208.
becomes the input to the analog subtracter-22.
また、ディジタル積分器３０から出力される１次ディジ
タル出力信号２０７を、ディジタルフィルタ２５により
信号帯域外の雑音成分を除去し出力信号２０９を得、さ
らにこの出力信号２０９を標本化周波数変換器２６によ
り標本化周波数を下げ、ディジタル出力信号２１０を得
る。Further, the primary digital output signal 207 output from the digital integrator 30 is filtered by a digital filter 25 to remove noise components outside the signal band to obtain an output signal 209, and this output signal 209 is further processed by a sampling frequency converter 26. The sampling frequency is lowered and a digital output signal 210 is obtained.
ところで、ディジタル遅延器２７の出力信号２０４およ
びディジタル積分器３０の１次ディジタル出力信号２０
７．のＺ変換を、各々Ｘ （Ｚ）、Ｙ （Ｚ）とすると
、Ｘ （Ｚ）からＹ （Ｚｌへの伝達関数は次の（１）
式で表される。By the way, the output signal 204 of the digital delay device 27 and the primary digital output signal 20 of the digital integrator 30
7. Letting the Z transformations of X (Z) and Y (Z) respectively, the transfer function from
Expressed by the formula.
ただし、ｚ ＝ ｅｊ２ｎｆ／ｆｓで、ｅは自然対数（
７）！、πは円周率、ｒは信号周波数、ｆｓは標本化周
波数である。However, z = ej2nf/fs, and e is the natural logarithm (
7)! , π is pi, r is the signal frequency, and fs is the sampling frequency.
すなわち、ディジタル遅延器２７、ディジタル積分器２
８、ディジタル加算器２９およびディジタル積分器３０
で構成される回路は、１次ディジタル出力信号発生手段
３１を構成し、上記（１１式の演算を行い、１次ディジ
タル出力信号２０７を発生する。That is, digital delay device 27, digital integrator 2
8. Digital adder 29 and digital integrator 30
The circuit constituted by the primary digital output signal generating means 31 performs the calculation of equation (11) above and generates the primary digital output signal 207.
上述した従来のオーバーサンプル型アナログ・ディジタ
ル変換器のクリティカルパスであるフィードバックルー
プは、第２図において、アナログ減算器２２−量子化器
２３−ディジタル遅延器２７−ディジタル積分器２８−
ディジタル加算器２９−ディジタル積分器３０−ディジ
タル・アナログ変換器２４−アナログ減算器２２である
。In FIG. 2, the feedback loop that is the critical path of the conventional oversampled analog-to-digital converter described above is composed of an analog subtracter 22 - a quantizer 23 - a digital delay device 27 - a digital integrator 28 -
Digital adder 29 - Digital integrator 30 - Digital to analog converter 24 - Analog subtracter 22.
このループ内のディジタル処理はディジタル積分器２８
および３０の中に１つずつのディジタル加算器と、ディ
ジタル加算器２９とがあり、■標本化時間内にディジタ
ル加算が３回必要であり、速い動作速度が回路に要求さ
れる欠点があった。Digital processing within this loop is performed by a digital integrator 28.
There is one digital adder in each of the 30 and 30, and a digital adder 29, which has the disadvantage that three digital additions are required within the sampling time, requiring the circuit to operate at a high speed. .
本発明の目的は、上記の欠点を除去することにより、回
路に要求される動作速度が低くてよく、容易に実現でき
るオーバーサンプル型アナログ・ディジタル変換器を提
供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an oversampled analog-to-digital converter that requires a low circuit operating speed and can be easily implemented by eliminating the above-mentioned drawbacks.
本発明は、アナログ入力信号を標本化周波数で標本化し
標本化信号を出力する標本化器と、上記標本化信号とア
ナログ予測信号との差をとり差信号を出力する第一のア
ナログ減算器と、上記差信号を量子化しディジタル信号
を出力する量子化器と、この量子化器の出力信号に対し
て１標本化時間以内に所定の演算処理を施し１次ディジ
タル出力信号を出力する１次ディジタル出力信号発生手
段と、上記１次ディジタル出力信号をディジタル・アナ
ログ変換して上記アナログ予測信号を出力するディジタ
ル・アナログ変換器とを含むオーバーサンプル型アナロ
グ・ディジタル変換器において、上記１次ディジタル出
力信号発生手段が、上記量子化器の出力信号を入力し２
倍にする第一のディジタル乗算器と、この第一のディジ
タル乗算器の出力信号と第二遅延器用力信号とを加算し
１次ディジタル出力信号を出力する第一のディジタル加
算器と、上記１次ディジタル出力信号を入力し１標本化
時間遅延した信号を出力する第一のディジタル遅延器と
、この第一のディジタル遅延器の出力信号と上記量子化
器の出力信号との和をとる第二のディジタル加算器と、
上記１次ディジタル出力信号を入力し２倍にする第二の
ディジタル乗算器と、この第二のディジタル乗算器の出
力信号と上記第二のディジタル加算器の出力信号との差
をとるディジタル減算器と、このディジタル減算器の出
力信号を１標本化時間遅延させ上記第二遅延器用力信号
を出力する第二のディジタル遅延器とを含むことを特徴
とする。The present invention includes a sampler that samples an analog input signal at a sampling frequency and outputs a sampled signal, and a first analog subtracter that takes the difference between the sampled signal and the analog prediction signal and outputs a difference signal. , a quantizer that quantizes the difference signal and outputs a digital signal, and a primary digital that performs predetermined arithmetic processing on the output signal of the quantizer within one sampling time and outputs a primary digital output signal. An oversampled analog-to-digital converter including an output signal generation means and a digital-to-analog converter for digital-to-analog converting the primary digital output signal and outputting the analog predicted signal, wherein the primary digital output signal A generating means inputs the output signal of the quantizer and generates 2
a first digital multiplier that multiplies the output signal of the first digital multiplier, a first digital adder that adds the output signal of the first digital multiplier and the output signal for the second delay device and outputs a primary digital output signal; a first digital delay device that inputs the next digital output signal and outputs a signal delayed by one sampling time; and a second digital delay device that calculates the sum of the output signal of the first digital delay device and the output signal of the quantizer. a digital adder,
a second digital multiplier that inputs the primary digital output signal and doubles it; and a digital subtracter that takes the difference between the output signal of the second digital multiplier and the output signal of the second digital adder. and a second digital delay device that delays the output signal of the digital subtracter by one sampling time and outputs the output signal for the second delay device.
１次ディジタル出力信号発生手段においては、以下のよ
うにして１次ディジタル出力信号を発生する。すなわち
、ディジタル化された量子化器の出力信号を第一の乗算
器で１ビツト左シフトすることにより２倍し、その信号
を第一のディジタル加算器の一方の入力とする。一方、
このディジタル加算器の出力和信号である１次ディジタ
ル出力信号を第一のディジタル遅延器で１標本化時間遅
延した信号と、上記量子化器からの出力信号との和を第
二のディジタル加算器でとり、その信号を、第二のディ
ジタル減算器で上記１次ディジタル出力信号を第二の乗
算器で２倍したものから減じる。The primary digital output signal generating means generates the primary digital output signal as follows. That is, the digitized output signal of the quantizer is shifted to the left by 1 bit in the first multiplier to be doubled, and the resulting signal is inputted to one side of the first digital adder. on the other hand,
The sum of the primary digital output signal, which is the output sum signal of this digital adder, is delayed by one sampling time in the first digital delay device, and the output signal from the quantizer is added to the second digital adder. A second digital subtracter subtracts the signal from the first digital output signal multiplied by two in a second multiplier.
そして、その差信号を第二のディジタル遅延器で１標本
化時間遅延させた信号を、上記第一のディジタル加算器
のもう一方の入力とする。Then, a signal obtained by delaying the difference signal by one sampling time using a second digital delay device is used as the other input of the first digital adder.
すなわち、この回路構成は、上記の（１１式で示す伝達
関数を
の形に展開し、この（２）式を回路的に構成したものと
なっており、第２図の従来例の回路と同様に動作する。In other words, this circuit configuration expands the transfer function shown in Equation 11 above into the form, and configures Equation (2) in a circuit form, similar to the conventional example circuit shown in Fig. 2. works.
かつ、クリティカルバスであるフィードバックループ中
に含まれるディジタル加算は第一のディジタル加算器に
よる一回でよくなり、回路に要求される動作速度を下げ
ることが可能となる。また、使用するディジタル乗算器
は、単に信号を２倍にすればよく、信号の１ビツト左シ
フトにより得られ、全体として容易にアナログ・ディジ
タル変換器を実現できる。Moreover, the digital addition included in the feedback loop, which is a critical bus, only needs to be performed once by the first digital adder, making it possible to reduce the operating speed required of the circuit. Further, the digital multiplier used can simply double the signal, which can be obtained by shifting the signal to the left by 1 bit, so that an analog-to-digital converter can be easily realized as a whole.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図である
。FIG. 1 is a block diagram showing an embodiment of the present invention.
本実施例は、アナログ入力信号１００を標本化周波数で
標本化し標本化信号１０１を出力する標本化器１と、標
本化信号１０１とアナログ予測信号１１１との差をとり
差信号１０２を出力するアナログ減算器２と、差信号１
０２を量子化しディジタル化された出力信号１０３を出
力する量子化器３と、この量子化器３の出力信号１０３
を入力し２倍にする第一のディジタル乗算器７と、この
ディジタル乗算器７の出力信号１０４と第二の遅延器出
力信号１１０とを加算し１次ディジタル出力信号１０５
を出力する第一のディジタル加算器８と、１次ディジタ
ル出力信号１０５を人力し１標本化時間遅延させる第一
のディジタル遅延器９と、このディジタル遅延ＨＳ９の
出力信号１０６と量子化器３の出力信号１０３との和を
とる第二のディジタル加算器１０と、１次ディジタル出
力信号１０５を入力し２倍にする第二のディジタル乗算
器１１と、このディジタル乗算器１１の出力信号１０７
とディジタル加算器１０の出力信号１０８との差をとる
ディジタル減算器１２と、このディジタル減算器１２の
出力信号１０９を１標本化時間遅延させ上記第二遅延器
出力信号１１０を出力する第二のディジタル遅延器１３
と、１次ディジタル出力信号１０５をディジタル・アナ
ログ変換して上記アナログ予測信号１１１を出力するデ
ィジタル・アナログ変換器４と、１次ディジタル出力信
号１０５を入力し帯域外の雑音成分を除去するディジタ
ルフィルタ５と、このディジタルフィルタ５の出力信号
１１２を入力し標本化周波数を下げディジタル出力信号
１１３を出力する標本化周波数変換器６とを含んでいる
。This embodiment includes a sampler 1 that samples an analog input signal 100 at a sampling frequency and outputs a sampled signal 101, and an analog signal that takes the difference between the sampled signal 101 and an analog predicted signal 111 and outputs a difference signal 102. Subtractor 2 and difference signal 1
A quantizer 3 that quantizes 02 and outputs a digitized output signal 103, and an output signal 103 of this quantizer 3.
The output signal 104 of this digital multiplier 7 and the second delayer output signal 110 are added to a first digital multiplier 7 which inputs and doubles the output signal 104 to obtain a primary digital output signal 105.
a first digital adder 8 that outputs the primary digital output signal 105 and a first digital delay device 9 that manually delays the primary digital output signal 105 by one sampling time; A second digital adder 10 that takes the sum with the output signal 103, a second digital multiplier 11 that inputs the primary digital output signal 105 and doubles it, and an output signal 107 of this digital multiplier 11.
a digital subtracter 12 that takes the difference between the output signal 108 of the digital adder 10 and a second delay circuit that delays the output signal 109 of the digital subtracter 12 by one sampling time and outputs the second delayer output signal 110. Digital delay device 13
, a digital-to-analog converter 4 that converts the primary digital output signal 105 into digital-to-analog and outputs the analog prediction signal 111, and a digital filter that inputs the primary digital output signal 105 and removes noise components outside the band. 5, and a sampling frequency converter 6 which receives the output signal 112 of the digital filter 5, lowers the sampling frequency, and outputs a digital output signal 113.
本発明の特徴は、第１回において、ディジタル乗算器７
および１１と、ディジタル加算器８および１０と、ディ
ジタル遅延器９および１３と、ディジタル減算器１２と
からなる１次ディジタル出力信号発生手段１４を設けた
ことにある。The feature of the present invention is that in the first time, the digital multiplier 7
and 11, digital adders 8 and 10, digital delay units 9 and 13, and digital subtracter 12.
次に、本実施例の動作について説明する。Next, the operation of this embodiment will be explained.
標本化器１により、アナログ入力信号１００を標本化周
波数で標本化し、標本化信号１０１を得、アナログ減算
器２により標本化信号１０１とアナログ予測信号１１１
との差信号１０２を得、この差信号１０２を量子化器３
で量子化して、ディジタル化された出力信号１０３を得
る。The sampler 1 samples the analog input signal 100 at the sampling frequency to obtain the sampled signal 101, and the analog subtracter 2 samples the sampled signal 101 and the analog prediction signal 111.
The difference signal 102 is obtained from the quantizer 3.
A digitized output signal 103 is obtained.
そして、この出力信号１０３を、ディジタル乗算器７で
２倍した出力信号１０４をディジタル加算器８の一方の
入力とする。一方、このディジタル加算器８からの１次
ディジタル出力信号１０５をディジタル遅延器９に入力
し、１標本化時間遅延させた出力信号１０６と、量子化
器３の出力信号１０３とをディジタル加算器１０で加算
し出力信号１０８を得る。さらに、ディジタル加算器８
からの１次ディジタル出力信号１０５をディジタル乗算
器１１により２倍し、その出力信号１０７からディジタ
ル加算器１０の出力信号１０Ｂをディジタル減算器１２
で減じ、差信号としての出力信号１０９を得る。さらに
、この出力信号１０９をディジタル遅延器１３により、
■標本化時間遅延させた第二遅延器用力信号１１０を、
ディジタル加算器８のもう一方の入力とする。Then, the output signal 104 obtained by doubling this output signal 103 by the digital multiplier 7 is inputted to one side of the digital adder 8. On the other hand, the primary digital output signal 105 from the digital adder 8 is input to the digital delay device 9, and the output signal 106 delayed by one sampling time and the output signal 103 of the quantizer 3 are input to the digital adder 10. are added to obtain an output signal 108. Furthermore, digital adder 8
The primary digital output signal 105 from the digital multiplier 11 is doubled, and the output signal 10B of the digital adder 10 is multiplied by the digital subtracter 12 from the output signal 107.
to obtain an output signal 109 as a difference signal. Furthermore, this output signal 109 is transmitted through a digital delay device 13.
■The second delayed dexterity signal 110 delayed by the sampling time,
This is the other input of the digital adder 8.
さらに、ディジタル加算器８からの１次ディジタル出力
信号１０５をディジタル・アナログ変換器４でディジタ
ル信号からアナログ信号に変換し、アナログ予測信号１
１１としてアナログ減算器２の一方の入力とする。そし
て、上記の処理は、１標本化時間の遅延内に行われる。Furthermore, the primary digital output signal 105 from the digital adder 8 is converted from a digital signal to an analog signal by the digital-to-analog converter 4, and the analog predicted signal 1
11 is one input of the analog subtracter 2. The above processing is performed within a delay of one sampling time.
また、ディジタル加算器８からの１次ディジタル出力信
号１０５を、ディジタルフィルタ５により信号帯域外の
雑音成分を除去し、さらに標本化周波数変換器６により
、標本化周波数を下げ、ディジタル出力信号１１３が得
られる。Further, the digital filter 5 removes noise components outside the signal band from the primary digital output signal 105 from the digital adder 8, and the sampling frequency converter 6 lowers the sampling frequency, so that the digital output signal 113 is can get.
以上説明したように、本実施例における、クリティカル
パスであるフィードバックループは、第１図において、
アナログ減算器２−量子化器３−ディジタル乗算器７−
ディジタル加算器８−ディジタル・アナログ変換器４−
アナログ減算器２である。このループ内のディジタル処
理を考えると、ディジタル乗算器７の処理は２倍である
から、信号の１ビツト左シフトを配線により行うことが
できるので、１標本化時間内には、ディジタル加算器８
でのディジタル加算を１回すればよい。従って、本実施
例は、従来技術に比べ、回路に要求さ、れる動作速度が
小さくできる。As explained above, the feedback loop, which is the critical path, in this embodiment is shown in FIG.
Analog subtractor 2 - quantizer 3 - digital multiplier 7 -
Digital adder 8 - Digital to analog converter 4 -
This is an analog subtracter 2. Considering the digital processing in this loop, since the processing of the digital multiplier 7 is twice as much, it is possible to shift the signal by 1 bit to the left by wiring, so within one sampling time, the digital adder 8
It is only necessary to perform digital addition once. Therefore, in this embodiment, the operating speed required of the circuit can be reduced compared to the conventional technology.
以上説明したように、本発明は、従来、ディジタル積分
器を用いていた、１次ディジタル出力信号発生手段を、
信号を２倍するディジタル乗算器を用いた回路に改める
構成とすることにより、クリティカルパスであるフィー
ドバックループ中で行われるディジタル加算を、従来の
３回から１回に減らすことができ、回路に要求される動
作速度を低くできる効果がある。As explained above, the present invention replaces the primary digital output signal generating means, which conventionally used a digital integrator, by
By changing the configuration to a circuit that uses a digital multiplier that doubles the signal, the number of digital additions performed in the feedback loop, which is the critical path, can be reduced from the conventional three times to one, reducing the demands on the circuit. This has the effect of lowering the operating speed.
従って本発明によれば、オーバーサンプル型アナログ・
ディジタル変換器を容易に実現することができ、その効
果は大である。Therefore, according to the present invention, the oversampled analog
A digital converter can be easily realized, and its effects are great.
第１図は本発明の一実施例を示すブロック構成図。
第２図は従来例を示すブロック構成図。
１．２１・・・標本化器、２．２２・・・アナログ減算
器、３．２３・・・量子化器、４．２４・・・ディジタ
ル・アナログ変換器、５．２５・・・ディジタルフィル
タ、６．２６・・・標本化周波数変換器、７．１１・・
・ディジタル乗算器、８．１０．２９・・・ディジタル
加算器、９．１３．２７・・・ディジタル遅延器、１２
・・・ディジタル減算器、２８．：３０・・・ディジタ
ル積分器、１００．２００・・・アナログ入力信号、１
０１．２０１・・・標本化信号、１０２．２０２・・・
差信号、１０３ 、１０４．１０６〜１０９．１１２．
２０３〜２０６．２０９・・・出力信号、１０５．２０
７・・・１次ディジタル出力信号、１１０・・・第二遅
延品出力信号、１１１．２０８・・・アナログ予測信号
、１１３．２１０・・・ディジタル出力信号。FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a block diagram showing a conventional example. 1.21... Sampler, 2.22... Analog subtracter, 3.23... Quantizer, 4.24... Digital-to-analog converter, 5.25... Digital filter , 6.26... sampling frequency converter, 7.11...
・Digital multiplier, 8.10.29... Digital adder, 9.13.27... Digital delay device, 12
...Digital subtractor, 28. :30...Digital integrator, 100.200...Analog input signal, 1
01.201... Sampling signal, 102.202...
Difference signal, 103, 104.106-109.112.
203-206.209...Output signal, 105.20
7... Primary digital output signal, 110... Second delayed product output signal, 111.208... Analog predicted signal, 113.210... Digital output signal.
Claims (1)
化信号を出力する標本化器（１）と、上記標本化信号と
アナログ予測信号（１１１）との差をとり差信号を出力
する第一のアナログ減算器（２）と、上記差信号を量子
化しディジタル信号を出力する量子化器（３）と、この
量子化器の出力信号に対して１標本化時間以内に所定の
演算処理を施し１次ディジタル出力信号（１０５）を出
力する１次ディジタル出力信号発生手段（１４）と、上
記１次ディジタル出力信号をディジタル・アナログ変換
して上記アナログ予測信号を出力するディジタル・アナ
ログ変換器（４）と を含むオーバーサンプル型アナログ・ディジタル変換器
において、 上記１次ディジタル出力信号発生手段（１４）が、上記
量子化器の出力信号を入力し２倍にする第一のディジタ
ル乗算器（７）と、この第一のディジタル乗算器の出力
信号と第二遅延器出力信号（１１０）とを加算し１次デ
ィジタル出力信号を出力する第一のディジタル加算器（
８）と、上記１次ディジタル出力信号を入力し１標本化
時間遅延した信号を出力する第一のディジタル遅延器（
９）と、この第一のディジタル遅延器の出力信号と上記
量子化器の出力信号との和をとる第二のディジタル加算
器（１０）と、上記１次ディジタル出力信号を入力し２
倍にする第二のディジタル乗算器（１１）と、この第二
のディジタル乗算器の出力信号と上記第二のディジタル
加算器の出力信号との差をとるディジタル減算器（１２
）と、このディジタル減算器の出力信号を１標本化時間
遅延させ上記第二遅延器出力信号を出力する第二のディ
ジタル遅延器（１３）とを含む ことを特徴とするオーバーサンプル型アナログ・ディジ
タル変換器。(1) A sampler (1) that samples an analog input signal at a sampling frequency and outputs a sampled signal, and a first sampler that takes the difference between the sampled signal and the analog prediction signal (111) and outputs a difference signal. an analog subtracter (2), a quantizer (3) that quantizes the difference signal and outputs a digital signal, and performs predetermined arithmetic processing on the output signal of the quantizer within one sampling time. a primary digital output signal generating means (14) for outputting a primary digital output signal (105); and a digital-to-analog converter (4) for converting the primary digital output signal into digital-to-analog and outputting the analog prediction signal. ), wherein the primary digital output signal generating means (14) includes a first digital multiplier (7) which inputs and doubles the output signal of the quantizer. and a first digital adder (110) that adds the output signal of the first digital multiplier and the second delay device output signal (110) and outputs a primary digital output signal.
8), and a first digital delay device (
9), a second digital adder (10) which calculates the sum of the output signal of the first digital delay device and the output signal of the quantizer, and a second digital adder (10) which receives the first digital output signal and
a second digital multiplier (11) which doubles the output signal; and a digital subtracter (12) which takes the difference between the output signal of this second digital multiplier and the output signal of the second digital adder.
), and a second digital delay device (13) that delays the output signal of the digital subtracter by one sampling time and outputs the second delay device output signal. converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30057986A JPS63152228A (en) | 1986-12-17 | 1986-12-17 | Oversampling type analog/digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30057986A JPS63152228A (en) | 1986-12-17 | 1986-12-17 | Oversampling type analog/digital converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63152228A true JPS63152228A (en) | 1988-06-24 |
Family
ID=17886538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30057986A Pending JPS63152228A (en) | 1986-12-17 | 1986-12-17 | Oversampling type analog/digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63152228A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0612011A1 (en) * | 1993-02-16 | 1994-08-24 | Motorola, Inc. | Digital integrator with reduced circuit area and analog-to-digital converter using same |
| EP0887939A2 (en) * | 1997-06-24 | 1998-12-30 | Commquest Technologies, Inc. | Method of sampling, downconverting, and digitizing a bandpass signal using a digital predictive coder |
-
1986
- 1986-12-17 JP JP30057986A patent/JPS63152228A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0612011A1 (en) * | 1993-02-16 | 1994-08-24 | Motorola, Inc. | Digital integrator with reduced circuit area and analog-to-digital converter using same |
| EP0887939A2 (en) * | 1997-06-24 | 1998-12-30 | Commquest Technologies, Inc. | Method of sampling, downconverting, and digitizing a bandpass signal using a digital predictive coder |
| EP0887939A3 (en) * | 1997-06-24 | 1999-12-08 | International Business Machines Corporation | Method of sampling, downconverting, and digitizing a bandpass signal using a digital predictive coder |
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