JPS63141157A - Subprocessor expanding system - Google Patents
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- 238000012546 transfer Methods 0.000 claims abstract description 19
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- 230000005540 biological transmission Effects 0.000 description 21
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
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Abstract
Description
【発明の詳細な説明】
〔概要〕
メインプロセッサが直接入出力制御する入出力装置をサ
ブシステム化するサブプロセッサ拡張方式であって、
サブプロセッサ（サブＣＰＵ）を備えるサブシステム（
以下サブＣＰＵボードと称する）を共通ハスに接続し、
割込み信号に基づく入出力制御をサブＣＰＵが行うとと
もに、メインメモリとサブＣＰＵボード間は直接メモリ
アクセス（Ｄ Ｍ Ａ）によりデータ転送を行う方式を
提供する。[Detailed Description of the Invention] [Summary] A subprocessor expansion method that converts input/output devices that are directly input/output controlled by a main processor into a subsystem, the subsystem comprising a subprocessor (subCPU).
Connect the sub-CPU board (hereinafter referred to as sub-CPU board) to the common bus,
A sub CPU performs input/output control based on interrupt signals, and a method is provided in which data is transferred between the main memory and the sub CPU board by direct memory access (DMA).
本発明はプロセッサの制御下にある入出力装置をサブシ
ステム化へ拡張するサブプロセッサ拡張方式に関する。The present invention relates to a subprocessor expansion method for expanding input/output devices under the control of a processor into a subsystem.
近年、コンピュータシステムの分散化に伴い端末装置の
機能の拡大が求められ、多くの入出力装置が接続される
ようになってきた。In recent years, with the decentralization of computer systems, expansion of the functions of terminal devices has been required, and many input/output devices have been connected.
このため、端末装置を制御するプロセッサの処理負担の
増大、処理速度の低下等の問題点が生じ、高速の入出力
装置にはサブＣＰＵによるサブシステム化が行われてい
る。This causes problems such as an increase in the processing load on the processor that controls the terminal device and a decrease in the processing speed, so high-speed input/output devices are constructed into subsystems using sub-CPUs.
しかし、低速処理機能であっても安価な装置を要望され
ることもあり、サブシステム化へ拡張し得る節易なサブ
ＣＰＵ拡張方式が求められている。However, there is a demand for an inexpensive device even with a low-speed processing function, and there is a need for an easy sub-CPU expansion method that can be expanded into a subsystem.
第３図に入出力装置（Ｉ１０装置）の一部をサブシステ
ム化した従来の端末装置ブロック図を示す。図中、
１はメインプロセッサ（メインＣＰＵ） 、２はメイン
メモリ、ｌ１Ｏ−Ａ−１１０−Ｃはプリンタ、ディスプ
レイ、回線アダプタ等のＩ１０装置である。FIG. 3 shows a block diagram of a conventional terminal device in which a part of the input/output device (I10 device) is made into a subsystem. In the figure, 1 is a main processor (main CPU), 2 is a main memory, and 110-A-110-C is an I10 device such as a printer, display, line adapter, etc.
ｌ１０−ＡおよびＩ １０− Ｂは共通バス１００に接
続され、メインｃｐｕ ｉによって入出力制御されるも
ノテあッテ、ｌ１０−Ａ、ｌ１０−Ｂからの割込み信号
ＩＲＱ５０に基づき、メインｃＰＵ１が入出力データを
１バイト（または１ワード）ごと入出力制御するもので
ある。l10-A and I10-B are connected to a common bus 100, and the input/output is controlled by the main CPU i. It controls input and output of data 1 byte (or 1 word) at a time.
一方、ｌ１０−Ｃは、０２０間インタフェース５、サブ
ＣＰＵ６．サブメモリ７とともにサブシステム４として
サブシステム化されたものである。On the other hand, l10-C is the inter-020 interface 5, sub CPU6. It is subsystemized as a subsystem 4 together with a submemory 7.
このサブシステム４では、ｌ１０−ＣはサブＣＰＵ６の
制御下にあってメインＣＰＵ １は直接ｌ１０−Ｃを制
御できず、メインＣＰＵＩとサブＣ、ＰＵ６との間のＣ
ＰＵ間通信は共有メモリ方式またはメインメモリ２とサ
ブメモリ７間のＤＭＡ転送方式によって行われる。In this subsystem 4, the l10-C is under the control of the sub CPU 6, and the main CPU 1 cannot directly control the l10-C.
Communication between PUs is performed by a shared memory method or a DMA transfer method between the main memory 2 and the submemory 7.
ＤＭＡ方式の場合は、０２０間インタフェース５ （Ｄ
ＭＡインタフェース）によりバス要求をメインＣＰＵＩ
に出力し、メインＣＰＵＩより出力されるバス許可によ
り、メインメモリ２とサブメモリ７間で衆知のＤＭＡ転
送が行われる。In the case of DMA method, 020 interface 5 (D
MA interface) sends bus requests to the main CPU
A well-known DMA transfer is performed between the main memory 2 and the sub-memory 7 by the bus permission output from the main CPUI.
従来のサブシステム化の方法では、Ｉ ／ Ｏ装置はサ
ブＣＰＵの制御下にあって、メインＣＰＵはＩ１０装置
を直接制御できず、従って、サブシステム化するＩ１０
装置と、メインＣＰＵの制御下に置＜Ｉ１０装置が設計
開始時点で決定され、ハードウェア完成後は、変更の余
地が無がった。In the conventional subsystemization method, the I/O device is under the control of the sub CPU, and the main CPU cannot directly control the I10 device, so the I10 device to be subsystemized is
The device and <I10 device to be under the control of the main CPU were determined at the beginning of the design, and once the hardware was completed, there was no room for change.
本発明は、上記問題点に鑑み、サブシステム化へ拡張し
得る面易なサブプロセッサ拡張方式を提供することを目
的とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems, it is an object of the present invention to provide a simple subprocessor expansion method that can be expanded into a subsystem.
上記目的のため、本発明のサブプロセッサ拡張方式は、
第１図本発明の原理説明図に示すように、サブプロセッ
サ（工４）と、サブメモリ （１５）と、咳サブメモリ
＜１５）と前記メインメモリ （２）との間で直接メ
モリアクセスにより入出力データを転送する転送手段（
２２）と、前記割込み信号（５０）に基づき該サブメモ
リ （１５）と該入出力装置（２０）との間で入出力デ
ータを転送する入出力制′４１■手段（２１）とを備え
るザブシステム（１０）と、該サブシステム（１０）が
該共通バス（１００）に接続されたとき、該割込み信号
（５０）を該メインプロセッサ（１）より該サブプロセ
ッサ（１４）へ切換える切換手段（１１）と
を設けたものである。For the above purpose, the subprocessor expansion method of the present invention is as follows:
As shown in FIG. 1, a diagram explaining the principle of the present invention, direct memory access is performed between the sub-processor (4), the sub-memory (15), the cough sub-memory <15), and the main memory (2). Transfer means for transferring input/output data (
22), and input/output control means (21) for transferring input/output data between the submemory (15) and the input/output device (20) based on the interrupt signal (50). Switching means (10) for switching the interrupt signal (50) from the main processor (1) to the subprocessor (14) when the system (10) and the subsystem (10) are connected to the common bus (100). 11).
メインＣＰＵＩが入出力装置２０をアクセスする共通バ
ス１００にサブシステム（サブＣＰＵボード）１０を接
続して設けるとともに、割込み信号５０をサブＣＰＵ１
に切換える。A subsystem (sub CPU board) 10 is connected to a common bus 100 through which the main CPU accesses the input/output device 20, and an interrupt signal 50 is transmitted to the sub CPU 1.
Switch to
サブＣＰＵボード１０には？ｔｉｌＪ ？Ｉｌプログラ
ムとともに入出力データを格納するサブメモリ１５を設
け、割込み信号５０によりプログラムモードで入出力装
置２０を制御し、メインメモリ２との間はＤＭＡにより
入出力データを転送する。即ち、メインメモリーサブメ
モリ間→ＤＭＡ転送サブメモリー入出力装置間−割込み
信号に基づ（プログラム制御を行う。（ただし、この期
間メインバスの使用験をサブＣＰＵが獲得する）なお、
このサブシステムはボード化され、ボード接続によって
入出力装置２０の割込み信号５０がメインＣＰＵＩより
サブＣＰＵ１４に切り替わるように構成する。What about sub CPU board 10? tilJ? A sub-memory 15 is provided to store input/output data together with the Il program, the input/output device 20 is controlled in program mode by an interrupt signal 50, and input/output data is transferred to and from the main memory 2 by DMA. That is, between main memory and sub-memory -> DMA transfer between sub-memory input/output devices - Program control is performed based on the interrupt signal. (However, during this period, the sub-CPU acquires experience in using the main bus.)
This subsystem is formed into a board, and configured so that the interrupt signal 50 of the input/output device 20 is switched from the main CPU to the sub CPU 14 by board connection.
以上により、メインＣＰＵの制御下にある入出力装置を
簡易にサブシステム化へ拡張することができる。As described above, the input/output devices under the control of the main CPU can be easily expanded into a subsystem.
本発明の実施例を第２図を参照しつつ説明する。 An embodiment of the present invention will be described with reference to FIG.
本実施例はＩ１０装置として回線制御装置を例としたも
ので、第２図（ａ）に実施例め端末装置ブロック図、第
２図（ｂ）に動作フローチャート図を示す。This embodiment uses a line control device as an example of the I10 device, and FIG. 2(a) shows a block diagram of the terminal device of the embodiment, and FIG. 2(b) shows an operation flowchart.
第２図（８１において、
９はサブシステム化する回線制御装置（回線アダプタ）
、１０はサブＣＰＵボード、１１は、割込み信号ＩＲＱ
５０の他、回線アダプタ９を制御する各種制御線５１を
切換える切換部である。Figure 2 (in 81, 9 is a line control device (line adapter) to be converted into a subsystem)
, 10 is a sub CPU board, 11 is an interrupt signal IRQ
In addition to 50, it is a switching unit that switches various control lines 51 that control the line adapter 9.
回線アダプタ９は共通バス１００を介してアクセスされ
るもので、送信レジスタＲ１，受信レジスタＲ２，コン
トロールレジスタＲ３および図示省略したステータスレ
ジスタとを備えるとともに、１バイトごとに受信完了（
受信バッファデータレディ）、送信完了（送信バンファ
レディイ）の割込み信号Ｉ ＲＱ５０を送出する機能を
備えたものである。The line adapter 9 is accessed via the common bus 100, and includes a transmission register R1, a reception register R2, a control register R3, and a status register (not shown).
It has a function of sending an interrupt signal IRQ50 indicating reception buffer data ready) and transmission completion (transmission buffer ready).
なお、上記各レジスタＲ１〜Ｒ３は、回線アダプタ９を
アドレスするとともに複数の制御線５１の組合せ出力に
よって選択され、サブＣＰＵボード１０が接続されてい
ないときは、メインＣＰＵ１より制御されるものである
。Note that each of the above registers R1 to R3 addresses the line adapter 9 and is selected by the combined output of a plurality of control lines 51, and is controlled by the main CPU 1 when the sub CPU board 10 is not connected. .
サブＣＰＵボード１０は、
共通バス１００にサブＣＰＵボード１０を接続するコネ
クタ１２、ＤＭＡインタフェース１３、サブプロセッサ
１４、サブメモリ１５、サブバス１０１より構成される
。The sub CPU board 10 includes a connector 12 for connecting the sub CPU board 10 to a common bus 100, a DMA interface 13, a sub processor 14, a sub memory 15, and a sub bus 101.
ここで、コネクター２は、データバス、アドレスバス、
制御線等から構成される共通バス１００と、回線アダプ
タ９の出力する割込み信号ＩＲＱ５０および回線アダプ
タ９を制御する制御線５１とをサブＣＰＵボード１０に
接続するものである。Here, connector 2 includes a data bus, an address bus,
A common bus 100 composed of control lines and the like, an interrupt signal IRQ50 output from the line adapter 9 and a control line 51 for controlling the line adapter 9 are connected to the sub CPU board 10.
また、ＤＭＡインタフェース１３は、共通バス１００と
サブバス１０１との間でデータ転送を行うデータバッフ
ァ１６と、共通バス１００にアドレスデータを出力する
アドレスレジスタＡＤＲｍ１７と、サブバス１０１にア
ドレスデータを出力するアドレスレジスタＡＤＲ９１８
とを備え、ＤＭＡによるメインメモリーサブメモリ間（
転送手段２２に対応）およびサブＣＰＵ１４を介するサ
ブメモリー回線アダプタ間（入出力制御手段２１に対応
）のデータ転送を行う。The DMA interface 13 also includes a data buffer 16 that transfers data between the common bus 100 and the sub-bus 101, an address register ADRm17 that outputs address data to the common bus 100, and an address register that outputs address data to the sub-bus 101. ADR918
between the main memory and submemory by DMA (
Data is transferred between the sub memory line adapter (corresponding to the input/output control means 21) via the sub CPU 14 (corresponding to the transfer means 22) and the sub memory line adapter (corresponding to the input/output control means 21).
切換部ＩＩＩは、前記割込み信号Ｉ ＲＱ５０および制
御線５１とが、サブＣＰＵボード１０の接続によって、
メインＣＰＵ１よりサブＣＰＵボード１０に切換わるよ
うに構成されたものである。The switching unit III is arranged so that the interrupt signal I RQ50 and the control line 51 are connected to the sub CPU board 10.
It is configured so that the main CPU 1 is switched to the sub CPU board 10.
以上の構成による送受信動作を以下に説明する。Transmission and reception operations with the above configuration will be explained below.
〔メインメモリーサブメモリ間データ転送〕この間のデ
ータ転送は、メインＣＰＵＩとサブＣＰＵ１４とのレジ
スタによるプロセッサ間通信に基づき衆知のＤＭＡ転送
が開始される。即ち、メインＣＰＵＩは、送信の場合は
送信データのメインメモリ２上のアドレスを、受信の場
合は格納アドレスをサブＣＰＵ１４に通知し、サブＣＰ
Ｕ１４はサブメモリ１５上のアドレスと、通知されたメ
インメモリ２上のアドレスとをＤＭＡインタフェース１
３にセットする。[Data transfer between main memory and sub-memory] Data transfer during this period starts as well-known DMA transfer based on inter-processor communication using registers between the main CPU 14 and the sub-CPU 14. That is, the main CPU 14 notifies the sub CPU 14 of the address on the main memory 2 of the transmission data in the case of transmission, and the storage address in the case of reception, and
U14 transfers the address on the submemory 15 and the notified address on the main memory 2 to the DMA interface 1.
Set to 3.
これにより、バス要求が出力されてメインメモリーサブ
メモリ間のＤＭＡ転送が行われる。As a result, a bus request is output and DMA transfer between the main memory sub-memories is performed.
なお、第２図（ｂ）において、上記送信動作は■。In addition, in FIG. 2(b), the above transmission operation is indicated by ■.
受信動作は■に示す。The reception operation is shown in ■.
〔サブメモリー回線アダプタ間データ転送〕サブＣＰＵ
１４は、サブメモリ１５にロードされた送受信プログラ
ムに基づき、ＤＭＡインタフェース１３を介して回線ア
ダプタ９を制御し、ＤＭＡインタフェース１３は、サブ
ＣＰＵ１４の指示に基づき、回線アダプタ９とサブメモ
リ１５間のＤＭＡ転送を制御する。[Data transfer between sub memory line adapters] Sub CPU
14 controls the line adapter 9 via the DMA interface 13 based on the transmission/reception program loaded into the sub-memory 15, and the DMA interface 13 controls the DMA between the line adapter 9 and the sub-memory 15 based on instructions from the sub-CPU 14. Control transfers.
（送信の場合）（第２図（′ｂ）−■〕送信データをメ
インメモリ２より前記ＤＭＡによりサブメモリ１５に転
送した後、回線アダプタ９に転送する。(In the case of transmission) (FIG. 2('b)-■) Transmission data is transferred from the main memory 2 to the sub-memory 15 by the DMA, and then transferred to the line adapter 9.
（１） サブＣＰＵ１４は、回線アダプタ９のコント
ロールレジスタＲ３を選択するアドレスをＤＭＡインタ
フェース１３にセントするとともに、データバッファ１
６に送信イネーブル命令をセントし、バス要求を出力す
る。(1) The sub CPU 14 sends the address for selecting the control register R3 of the line adapter 9 to the DMA interface 13, and also sends the address for selecting the control register R3 of the line adapter 9 to the data buffer 1.
6, and outputs a bus request.
（２）ＤＭＡインタフェース１３はバス要求をメインＣ
ＰＵ１に出力し、バス許可信号が返送されると、共通バ
ス１００には回線アダプタ９のアドレスと送信イネーブ
ル信号を出力する。(2) The DMA interface 13 sends the bus request to the main C
When the bus permission signal is returned to the PU 1, the address of the line adapter 9 and the transmission enable signal are output to the common bus 100.
これにより送信イネーブル信号が回線アダプタ９のコン
トロールレジスタＲ３にセットされ、回線アダプタ９よ
り送信バンファレデイの割込み信号ＩＲＱ５０が出力さ
れる。As a result, a transmission enable signal is set in the control register R3 of the line adapter 9, and the line adapter 9 outputs an interrupt signal IRQ50 indicating that the transmission banfare is ready.
（３）上記割込み信号ＩＲＱ５０により送信データの転
送が可能となり、サブＣＰｔＪＬ４により送信レジスタ
Ｒ１を選択する回線アダプタ９のアドレスと、送信デー
タが格納されているサブメモリ１５上のアドレスとがＤ
ＭＡインタフェース１３にセットされ、バス許可後に送
信レジスタＲ１に転送される。(3) Transfer of transmission data is enabled by the interrupt signal IRQ50, and the address of the line adapter 9 that selects the transmission register R1 by the subCPtJL4 and the address on the submemory 15 where the transmission data is stored are D.
It is set in the MA interface 13 and transferred to the transmission register R1 after bus permission.
（４）１バイト送信ごとに回線アダプタ９より割込み信
号ＩＲＱ５０が出力され、上記同様の動作により送信デ
ータが１バイトづつ転送される。(4) An interrupt signal IRQ50 is output from the line adapter 9 every time one byte is transmitted, and the transmission data is transferred one byte at a time by the same operation as described above.
（受信の場合）〔第２図（ｂｌ−■〕
（１１回線アダプタ９は１バイト受信ごとに割込み信号
ＩＲＱ５０を出力する。(In the case of reception) [Figure 2 (bl-■)] (11 The line adapter 9 outputs an interrupt signal IRQ50 every time one byte is received.
（２）割込み信号ＩＲＱ５０を受信したサブＣＰＵ１４
は、回線アダプタ９の受信レジスタＲ２を選択するとと
もに、サブメモリ１４のアドレスをＤＭＡインタフェー
ス１３にセットする。(2) Sub CPU 14 that received the interrupt signal IRQ50
selects the reception register R2 of the line adapter 9 and sets the address of the submemory 14 in the DMA interface 13.
（３） バス許可後、受信レジスタＲ１の内容はサブ
メモリ１５に転送され、次の割込み信号ＩＲＱ５０によ
り上記受信動作が繰り返される。(3) After bus permission, the contents of the reception register R1 are transferred to the submemory 15, and the above reception operation is repeated by the next interrupt signal IRQ50.
なお、サブメモリ１５に格納された受信データは前述の
メインメモリーサブメモリ間ＤＭＡ転送によりメインメ
モリ２に転送される。Note that the received data stored in the submemory 15 is transferred to the main memory 2 by the aforementioned main memory submemory DMA transfer.
以上のごとく、送受信動作を制御するサブＣＰＵボード
１０を共通バス１００に接続するとともに、回線アダプ
タ９が出力する割込み信号ＩＲＱ５０と回線アダプタ９
を制御する制御線５１とをメインＣＰＵＩよりサブＣＰ
ＵＩ ４に切換えることにより、サブＣＰＵ１４による
回線アダプタ９のサブシステム化が実現できる。As described above, the sub CPU board 10 that controls the transmission/reception operation is connected to the common bus 100, and the interrupt signal IRQ50 outputted by the line adapter 9 and the line adapter 9
The control line 51 that controls
By switching to the UI 4, the line adapter 9 can be made into a subsystem using the sub CPU 14.
なお、説明を省略したが、サブメモリ１５に転送された
送受信データは、サブＣＰＵ１４により所定のプロトコ
ル制御が施されるため、さらにメインＣＰｔＪ１の負荷
を低減することができる。Although the explanation is omitted, the transmission/reception data transferred to the sub memory 15 is subjected to predetermined protocol control by the sub CPU 14, so that the load on the main CPtJ1 can be further reduced.
本サブＣＰＵボードは汎用化されたものであり、他のＩ
１０装置をサブシステム化する場合も、制御プログラム
をロードすることにより同様にサブシステム化が実施で
きる。This sub-CPU board is general-purpose and can be used with other I/O.
Even when 10 devices are to be made into a subsystem, it can be made into a subsystem in the same way by loading the control program.
本発明は、プロセッサの制御下（プログラムモード）に
あるＩ１０装置を、サブシステム化するサブプロセッサ
拡張方式を提供するものであるから、端末装置における
効果は極めて多大である。Since the present invention provides a subprocessor expansion method for converting an I10 device under the control of a processor (program mode) into a subsystem, the present invention has extremely great effects on terminal devices.
第１図は本発明の原理説明図、
第２図（ａ）は実施例の端末装置ブロック図、第２図（
ｂ）は動作フローチャート図で、（１）は送信動作、
（ｎ）は受信動作、
第３図は従来の端末装置ブロック図、
である。図中、
１はメインプロセッサ（ＣＰ Ｕ）、
２はメインメモリ、
４は従来のサブシステム、
５はＣＰＵ間イフィンタフエー
スはサブプロセッサ（ＣＰ Ｕ）、
７はサブメモリ、
９は回線アダプタ、
１０はサブシステム（サブＣＰＵボード）、１１は切換
部、
１２はコネクタ、
１３はＤＭＡインタフェース、
１４はサブプロセッサ、
１５はサブメモリ、
１６はデータバッファ、
１７はアドレスレジスタＡＤＲｍ％
１８はアドレスレジスタＡＤＲｓ、
２０は入出力装置、
２１は入出力制御手段、
２２は転送手段、
５０は割込み信号ＩＲＱ。
５１は制′ａ線、
Ａ−Ｃは入出力装置（ｒ１０装置）、
１００は共通バス、
１０１はサブバス、
である。
第１図
実施例の端末装置ブロック図
第２図（ａｌ
（１）送信動作 （［Ｉ）受信動作動作
フローチャート図
第２訓FIG. 1 is a diagram explaining the principle of the present invention, FIG. 2(a) is a block diagram of a terminal device according to an embodiment, and FIG.
b) is an operation flowchart, (1) is a transmitting operation, (n) is a receiving operation, and FIG. 3 is a block diagram of a conventional terminal device. In the figure, 1 is the main processor (CPU), 2 is the main memory, 4 is the conventional subsystem, 5 is the interface between the CPUs is the subprocessor (CPU), 7 is the submemory, 9 is the line adapter, 10 is a subsystem (sub CPU board), 11 is a switching unit, 12 is a connector, 13 is a DMA interface, 14 is a subprocessor, 15 is a submemory, 16 is a data buffer, 17 is an address register ADRm%, 18 is an address register ADRs , 20 is an input/output device, 21 is an input/output control means, 22 is a transfer means, and 50 is an interrupt signal IRQ. 51 is a control line a, A-C is an input/output device (r10 device), 100 is a common bus, and 101 is a sub-bus. Figure 1: Terminal device block diagram of the embodiment Figure 2 (al) (1) Transmission operation ([I) Reception operation flow chart
Claims (1)
ッサ（１）とメインメモリ（２）と入出力装置（２０）
とを備え、該入出力装置（２０）が出力する割込み信号
（５０）に基づき該メインプロセッサ（１）が入出力制
御を行うデータ処理装置において、 サブプロセッサ（１４）と、サブメモリ（１５）と、該
サブメモリ（１５）と前記メインメモリ（２）との間で
直接メモリアクセスにより入出力データを転送する転送
手段（２２）と、前記割込み信号（５０）に基づき該サ
ブメモリ（１４）と該入出力装置（２０）との間で入出
力データを転送する入出力制御手段（２１）とを備える
サブシステム（１０）と、該サブシステム（１０）が該
共通バス（１００）に接続されたとき、該割込み信号（
５０）を該メインプロセッサ（１）より該サブプロセッ
サ（１５）へ切換える切換手段（１１）と を設け、該サブシステム（１０）を共通バス（１００）
に接続して該入出力装置（２０）の入出力制御を行わし
めることを特徴とするサブプロセッサ拡張方式。[Claims] A main processor (1), a main memory (2), and an input/output device (20) each connected to a common bus (100).
A data processing device in which the main processor (1) performs input/output control based on an interrupt signal (50) output from the input/output device (20), comprising: a sub-processor (14) and a sub-memory (15). , a transfer means (22) for transferring input/output data between the sub-memory (15) and the main memory (2) by direct memory access, and the sub-memory (14) based on the interrupt signal (50). and an input/output control means (21) for transferring input/output data between the input/output device (20), and the subsystem (10) is connected to the common bus (100). When the interrupt signal (
50) from the main processor (1) to the sub-processor (15), and the sub-system (10) is connected to the common bus (100).
A sub-processor expansion system characterized in that the sub-processor is connected to the input/output device (20) to perform input/output control of the input/output device (20).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28808986A JPS63141157A (en) | 1986-12-03 | 1986-12-03 | Subprocessor expanding system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28808986A JPS63141157A (en) | 1986-12-03 | 1986-12-03 | Subprocessor expanding system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63141157A true JPS63141157A (en) | 1988-06-13 |
Family
ID=17725646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28808986A Pending JPS63141157A (en) | 1986-12-03 | 1986-12-03 | Subprocessor expanding system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63141157A (en) |
-
1986
- 1986-12-03 JP JP28808986A patent/JPS63141157A/en active Pending
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