JPS63132378A - 極性相関器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、例えばスペックル速度計などに適用実施さ
れる技術であって、２系統の２値化信号につき相互相関
関数を求めるのに用いられる極性相関器に関する。

〈従来の技術〉 従来、移動物体の速度等を非接触で測定するものとして
スペックル速度計がある。

第１０図はこのスペックル速度計の原理を示し、速度Ｖ
で移動する物体２にレーザ光１が照射されている。この
物体２での反射光は散乱して空間に広がるが、この散乱
光はレーザ光１のコヒーレンス性により明暗の鮮明なス
ペックルパターンとなる。このスペックルパターンは前
記物体２の移動と同時に移動し、この移動するスペック
ルパターンが移動方向に沿って並ぶ２個の受光部３．４
で検出される。

各受光部３．４ではそれぞれ受光信号をアナログ電気量
に変換し、各アナログ信号はコンパレータで２値化され
て２値化信号となる。この場合、受光部４で得る２値化
信号（以下、「遅れ信号」という）は受光部３で得る２
値化信号（以下、「先行信号」という）に対しある遅れ
時間τ、たけ遅れて検出されることになる。

かくして先行信号は第１１図に示す如く、Ｎ１ビット分
だけメモリ５に、また遅れ信号の方はＮ２ビット分（た
だしＮ２＞Ｎ、）だけ他のメモリ６に、それぞれあるサ
ンプル周ＭＴで同時に取り込まれた後、−敗判別回路７
により先行信号の各ビットデータと遅れ信号の所定の各
ピッＩ・データとが比較されて各データ内容の一致、不
一致が判別される。

この場合にまず先行信号の１〜Ｎ１ビツト目のデータと
遅れ信号の１〜Ｎ１　ビット目のデータとの一致判別が
行われる。その結果、データ内容が一敗したビット数を
カウンタ８で計数することで、−成度数（相関度数）Ｘ
が求められる。この値Ｘはメモリ６の時間シフトがゼロ
のとき（図中、Ｋ＝Ｏで示す）の相関値を意味する。

つき゛にメモリ５の１〜Ｎ、ビット目のデータとメモリ
６の２〜（Ｎｌ＋１）ビット目のデータとの間の一致判
別が行われ、その−成度数Ｘ、すなわちメモリ６０時間
シフトがＴのとき（Ｋ＝１）の相関値がカウンタ８の計
数動作により求められる。

以下同様にして、時間シフトがＴＸｊ（ただしｊ・０，
１，２．・・・・）のときの相関値が求められ、その結
果、第１２図に示すように相関ビークＰをもつ相関器Ｆ
ｒ１Ａ９が得られる。そしてこの相関器ｖＡ９によっ゛
て前記相関ビークＰまでの遅れ時間τ、が求められ、例
えばこの遅れ時間τ４をつぎの■弐に代入することで物
体２の速度Ｖを算出できる。

ｖ＝ｋ・□・自・■ τｄ なお上式中、ｄは受光部３，４間の距離、には定数であ
る。

〈発明が解決しようとする問題点〉 上記方式の場合、先行信号および遅れ信号につき必要な
データ量をメモリ５．６に取り込んだ後にデータ入力を
禁止して、メモリドライブによる相関処理を行っている
。このため相関ピークの検出に時間がかかり、殊にリア
ルタイムによる高速処理が困難であるという問題がある
。

この発明は、上記問題を解消するためのものであって、
２個のシフトレジスタを用いて相関処理を行うことによ
り、相関ピークの検出時間の短縮化をはかると共に、リ
アルタイムによる高速処理を可能とした新規な極性相関
器を提供することを目的とする。

く問題点を解決するための手段〉 上記目的を達成するため、この発明の極性相関器では、 ２系統の２値化信号データを直列に取り込むための第１
．第２のシフトレジスタと、各シフトレジスタを駆動す
るクロック信号を発生させるための周波数が可変な可変
クロック発生部と、 第１のシフトレジスタの直列出力にかかる最終ビットの
データと第２のシフトレジスタの並列出力にかかる複数
ビ・ノドのデータとをそれぞれ対比してデータ内容の一
致判別を行うための一致判別部と、 この一致判別部による一致度数を第２のシフトレジスタ
の各ビット毎に計数して相関ピークを検出するカウンタ
群とを具備させである。

そして前記可変クロック発生部は、 相関ピークの位置に応じて更新すべきクロック制御情報
が格納される記憶手段と、 相関ピークの検出結果に基づき前記記憶手段を参照して
クロック制御情報を取り出すための制御手段と、 クロック制御情報に応じた周波数のクロ・ツク信号を発
生させる発振手段とをその構成として含むものである。

く作用〉 可変クロック発生部はある周波数のクロック信号を発生
させて第１．第２のシフトレジスタを駆動する。これに
より各シフトレジスタは２系統の２値化信号を取り込む
と共に、第１のシフトレジスタは直列出力にかかる最終
ビ・ノドのデータを、また第２のシフトレジスタは並列
出力にかかる複数ビットのデータを、それぞれ−敗判別
部に与える。一致判別部ではそれぞれデータ間のデータ
内容の一致判別を行い、その一致度数が第２のシフトレ
ジスタの各ビット毎にカウンタ群により計数される。

かくしてカウンタ群の計数動作で一致度数分布が得られ
、この一致度数分布から相関ピークの位置が検出される
。この相関ピークの検出結果は可変クロック発生部に与
えられる。可変クロック発生部では、制御手段が記憶手
段を参照して、相関ピークの位置に応じて更新すべきク
ロック制御情報を取り出す。このクロック制御情報は発
振手段に与えられ、発振手段ではこのクロック制御情報
に応じた周波数のクロック信号を発生させる。

この発明の装置によれば、相関処理をリアルタイムで実
行し得、従来例に比較して相関ピークの検出時間が大幅
に短縮化される。

〈実施例〉 第１図はこの発明の一実施例にかかる極性相関器の回路
構成例を示す。この極性相関器は第１、第２のシフトレ
ジスタ１１．１２を含んでおり、第１のシフトレジスタ
１１には先行信号の２値データ列が、また第２のシフト
レジスタ１１には前記先行信号に対しある時間遅れτ４
を有する遅れ信号の２値データ列が、それぞれ直列入力
される。

各シフトレジスタ１１．１２は、可変クロ・ツク発生部
１０が発生するクロック信号ＣＫのタイミングによって
動作される。第１のシフトレジスタ１１にはＮ１ビット
分の２値データ゛が取り込まれ、一方第２のシフトレジ
スタ１２にはＮＺ　　（Ｎ２　＜　　Ｎｌ　）ビット分
の２値データが取り込まれる。

前記可変クロック発生部１０は、その詳細は後述するが
、前記遅れ時間τ４がクロック数で＝一定値ＫＰ　　（
例えば１００個）となるようクロック信号ＣＫの周波数
ｆＣＫが可変設定される。

第２図ｆ１）は各シフトレジスタ１１．１２の関係を示
すもので、第１のシフトレジスタ１１には先行信号の構
成データＡＩ＋Ａ２＋・・・・が順次直列人力される。

これに対し第２のシフトレジスタ１２には前記先行信号
に対しクロック数でＫｐに相当する遅れ時間τ、たけ遅
れて遅れ信号が直列人力される。なお遅れ時間τ６は、
クロ・ツク信号ＣＫの周期をＴとすると、 τ、＝ＴＸＫＰ となる。

第１のシフトレジスタ１１は取り込んだ２値データを直
列出力し、また第２のシフトレジスタ１２は取り込んだ
２値データを並列出力する。

第１のシフトレジスタ１１の直列出力にかかる最終ビッ
トのデータと第２のシフトレジスタ１２の並列出力にか
かる全ビットのデータとは一致判別部１３に与えられて
データ間の一致。

不一致が判別される。なお前記一致判別部１３は例えば
エクスクル−シブ・ノア回路等を用いて構成される。

第２図（２）はこの一致判別部１３の判別動作を示すも
ので、第１のシフトレジスタ１１には先行信号の構成デ
ータ八８．．〜Ａ、。８．が、また第２のシフトレジス
タ１２には遅れ信号の構成デ−タＡ　ＨやＮ＋　−Ｋｐ
）　−（Ｎ□１．〜　Ａ、□１−エが、それぞれ取り込
まれている。また一致判別部１３には第１のシフトレジ
スタ１１より直列出力にかかる最終ビットのデータＡ、
が、また第２のシフトレジスタ１２より並列出力にかか
る全ビットのデータ＾（１＋トビＫＰ）−＋１４２−１
１　Ａ′Ａ　ｉφＭｌ−むが、それぞれ与えられ、これ
らデータ間でデータ内容の一致判別が行われる。

この第１．第２の各シフトレジスタ１１゜１２にクロッ
ク信号ＣＫが１個与えられると、各シフトレジスタ１１
．１２は１ビツトだけシフト動作して第２図（３）の状
態に移行し、一致判別部Ｉ３には第１のシフトレジスタ
１１よりつぎの直列出力データＡ　４１が、また第２の
シフトレジスタ１２よりつぎの各並列出力データＡ　（
ｉｊＮｌ　−にｐ　＋　−ｔ　％　−１）　４＋　””
　Ａ　Ｉ　４　Ｎ＋−にｐ＋１が翫それぞれ与えられる
。

上記一致判別部１３０判別結果はカウンタ群１４に与え
られ、第２のシフトレジスタ１２の各ビットについての
一致度数がカウンタ群１４を構成する複数個（Ｎ２個）
のカウンタ１５によってそれぞれ計数される。

なお第２図（２）　（３１にはこのカウンタ群１４によ
る計数結果を直交座標上に示しである。この直交座標は
横軸に第２のシフトレジスタ１２の各ビット位置（前記
時間シフトＫに相当する）をとり、縦軸に一致度数（相
関度数）をとったものであり、ＫがＮ、−Ｎｚ＋１〜Ｎ
、の範囲内のＫｐの位置に一致度数（図中、斜線で示す
）が累積されている。

第３図（１）〜（３）は上記第１．第２の各シフトレジ
スタ１１．１２および一致判別部１３の具体構成例を、
その動作例と共に示しである。

この実施例の場合、先行信号に対する遅れ信号の遅れ時
間τ４がクロック数でＫｐ　＝１００となるようクロッ
ク信号ＣＫの周波数（ＣＫを可変設定すると共に、第１
シフトレジスタ１１には１０２ビツトの先行信号が、ま
た第２のシフトレジスタ１２には６ビツトの遅れ信号が
、それぞれ取り込まれるよう構成しである。

いま第３図（１）において、第１のシフトレジスタ１１
には先行信号の１０２ビツト分の構成データＡ１゜１〜
＾２゜２が取り込まれ、また第２のシフトレジスタ１２
には遅れ信号の６ビツト分の構成データＡ、７〜Ａ１゜
２が取り込まれている。

この第１．第２の各シフトレジスタ１１゜１２にクロッ
ク信号ＣＫが１個与えられて１ビツトだけシフト動作す
ると、各シフトレジスタ１１．１２および一致判別部１
３は第３図（２）に示す状態に移行する。すなわち第１
のシフトレジスタ１１に先行信号の構成データＡ１゜２
〜Ａ２゜３が、また第２のシフトレジスタ１２に遅れ信
号の構成データＡ９１１〜Ａｌ１１１が、それぞれ取り
込まれると共に、一致判別部１３には第１のシフトレジ
スタ１１より直列出力にかかる最終ビットのデータＡ、
。、が、また第２のシフトレジスタ１２より並列出力に
かかる全ビットのデータＡ９１１〜Ａｌ０Ｉが与えられ
て、これらデータ間の一致判別が行われる。

第３図（３）は、上記第３図（２）の状態下にある各シ
フトレジスタ１１．１２がさらに１ビツトシフトした状
態を示しており、この場合には一致判別部１３は第１の
シフトレジスタ１１のつぎの直列出力データへ１゜２に
つき第２のシフトレジスタ１２のつぎの各並列出力デー
タＡＱＱ〜Ｌｏａとの間で一致判別を行っている。

第２のシフトレジスタ１２の各ビットについての一致度
数はカウンタ群１４を構成する各カウンタ１５によりそ
れぞれ個別に計数される。

この実施例の場合、前記遅れ時間τ４がクロック数でＫ
Ｐ　＝１００に相当するよう設定されているから、同図
の直交座標で示す如く、理論上に＝１００の位置に一致
度数が累積されて、相関曲線の相関ピークが現れること
になる。

第４図はカウンタ群１４による実際の計数結果例を示す
。同図は、−成度数がＫ　＝Ｋ　ｐに相当する位置Ｋ　
ｐｅａｋ以外にも現れて累積され、その結果、Ｋ　ｐｅ
ａｋの位置を中心としてその両側に広がる相関度数分布
が生成されることを示している。

このことは、第１のシフトレジスタ１１の出力として第
５図に示す如く、同一データ内容のビットデータ（同図
の場合、ｒＨＪレベルのビットデータ）がクロック信号
ＣＫの複数ビットにわたり連続するような場合、Ｋ＝に
、、□の位置のみならずＫ　＝Ｋ　ｐａｍｋ−１の位置
でも第２のシフトレジスタ１２の出力とデータ内容が一
致することとなって、−成度数が累積される結果となる
ことからも理解される。

第１図に戻って、前記カウンタ群１４にはラッチ部１６
とデータ出力部１７とが接続される。

ラッチ部１６はランチ回路で構成され、カウンタ群１４
を構成するいずれかカウンタ１５の計数容量が満杯状態
になったとき各カウンタ１５の最終ビットの内容をラン
チしてコード化し、このビットパターンをデコーダ部１
８へ出力する。またデータ出力部１７は、例えば各カウ
ンタ１５の後段にＢＣＤカウンタを付加するなどして構
成され、各カウンタ１５の計数内容、すなわち−成度数
を出力する。

第６図は、カウンタ群１４およびラッチ部１６の動作の
推移を示している。

同図中、（ａ）はある時刻ｔにおけるカウンタ群１４の
計数内容、すなわち−成度数分布を示している。この時
点ではいずれのカウンタ１５の計数容量も満杯状態に至
っていない。この（ａ）の状態より時刻Δｔだけ経過す
ると、カウンタ群１４の計数内容は同図の（ｂ）のよう
になる。この時点ではに＝１００の位置のカウンタ１５
が満杯状態に達している。この状態における各カウンタ
１５の最終ビットは、前記に＝　１００の位置のカウン
タ１５のみがｒｌＪであり、他の位置のカウンタ１５は
ｒＯＪである。

このようにいずれかカウンタ１５が満杯状態となると、
全カウンタ１５の最終ビットの内容がラッチ部１６によ
りランチされてビットパターンにコード化されると共に
、カウンタ群１４の内容がリセットされてつぎの計数動
作に待機する（第６図中、（ｃ）　　（ｃｌ）で示す）
。

従って前記ビットパターンのコードから相関ピークの検
出が可能であり、この相関ピークの位置とこのときのク
ロック信号ＣＫの周期Ｔ（＝１　／　ｆ　ｃｒ）とから
前記遅れ時間τ４を算出できる。

前記ビットパターンはデコーダ部１８に与えられて解読
され、相関ピークの位置情報Ｋ　ｐｅａｋが第７図に示
す構成の可変クロック発生部１゜へ送られる。

図示例の可変クロック発生部１０は前記遅れ時間τ４が
クロック数で一定値Ｋｐ（例えば１００個）となるよう
クロック周波数ｆｃＫを可変設定してクロック信号ＣＫ
を発生させるためのものであり、図示例の場合、ＣＰＵ
２０．メモ１Ｊ２１．Ｄ／Ａ変換器２２および、電圧制
御発振器２３をもって構成しである。

前記メモリ２１は、相関ピークの位置に応じて更新すべ
きクロック制御情報ＫＶｎを格納するためのもので、例
えばＲＯＭをもって構成される。ＣＰＵ２０は前記デコ
ーダ部１８より相関ピークの位置情報Ｋ　ｐｔａｓ＊を
入力し、これに基づき前記メモリ２１を参照して対応す
るクロック制御情報ＫＶＲを取り出す。Ｄ／Ａ変換器２
２はクロック制御情報ＫＶｎをアナログ量、すなわち電
圧■ｃｍに変換する。電圧制御発振器２３はこの電圧ｖ
９、を入力して前記クロック制御情報に８の大きさに応
じた周波数ｆ　ＣＫｎのクロック信号ＣＫを発生させる
。

前記メモリ２１に格納されるクロック制御■情報ＫＶＲ
は、つぎの演算を実行することにより求めである。

なお上式中、Ｋｖｆｉ−＋は前回のクロック制御情報で
あり、ＫＶｎは今回更新すべきクロック制御情報である
。

従って上記演算結果を、前回のクロック制御情報Ｋ　Ｖ
ｎ−、および相関ピークの位置情報Ｋ　ｐ　ａ　ａ　ｋ
に対応させて予めメモリ２１に格納しておき、デコーダ
部１８より可変クロック発生部１０に対し相関ピークの
位置情ＩａＫ□□が与えられたとき、ＣＰＵ２０はメモ
リ２１を参照して更新すべきクロック制御情報に８を直
ちに取り出して、Ｄ／Ａ変換器２２へ出力する。

第８図および第９図は、この実施例における前記クロッ
ク制御情報ＫＶｎのメモリ２１への格納方式を示してい
る。図示例の方式は、相関ピークの位置情報Ｋ　ｐｍａ
ｋを番号化して生成されたアドレス悄ｔｌＫ、、□′　
（４ビツト）と前回のクロック制御情報ＫｖＲ−＋　（
１２ビツト）とを組み合わせてメモリ２１のアドレスを
形成し、このアドレスに対応するデータ領域に更新すべ
きクロック制御情報Ｋｖ□を格納するものである。従っ
て可変クロック発生部１０に相関ピークの位置情報に□
、ｋが与えられると、ＣＰＵ２０はこの位置情報に□、
をアドレス情報に、。、′に変換した後、このアドレス
情報Ｋ　ｐＨｌｌｋ′と前回のクロック制御情報Ｋ　Ｖ
ｆｉ−、とを組み合わせて成るメモリ２１のアドレスを
参照して、今回更新すべきクロック制御情報Ｋｖ、、を
読み出すことになる。

つぎにこの実施例にかかる装置の動作を説明する。

いま可変クロック発生部１０がクロック周波数ｆＣＫを
決定して、クロック信号ＣＫを第１゜第２の各シフトレ
ジスタ１１．１２に与えると、各シフトレジスタ１１．
１２はこのクロック信号ＣＫのタイミングに合わせて先
行信号や遅れ信号を取り込むと共に、第１のシフトレジ
スタ１１は直列出力にかかる最終ビットデータを、また
第２のシフトレジスタ１２は並列出力にがかる複数ビッ
トデータを、それぞれ一致判別部１３に与える。

一致判別部１３ではそれぞれデータ間のデータ内容の一
致判別が行われ、その−成度数が第２のシフトレジスタ
１２の各ビット毎にカウンタ群１４の各カウンタ１５に
より計数される。

これらカウンタ１５の計数動作により一致度数分布が得
られ、この−成度数分布がラッチ部１６でラッチされる
と、このラッチ内容がビットパターンとしてコード化さ
れる。

このビットパターンはデコーダ部１８で解読され、相関
ピークの位置情報Ｋｐ、□が可変クロック発生部１０に
与えられる。可変クロック発生部１０ではまずＣＰＵ２
０が位置情報Ｋ　１ｌｌａａｋをアドレス情報Ｋｌ＞＊
ｌｌｋ′に変換した上で、このアドレス情報に□、′と
前回のクロック制御情１４　Ｋ　Ｖｎ−１とを組み合わ
せて成るメモリ２１のアドレスを参照して、今回更新す
べきクロック制御情報ＫＶｆｉを読み出す。このクロッ
ク制御情報ＫＶｆｉはＤ／Ａ変換器２２で電圧ＶＣＫｎ
に変換されて電圧制御発振器２３に与えられ、電圧制御
Ｂ発振器２３はこの電圧ＶＣＫｎを入力して前記クロッ
ク制御情報ＫＶｆｉの大きさに応じた周波数ｆ　Ｃ１ｌ
＋ｓのクロック信号ＣＫを発生させることになる。

〈発明の効果〉 この発明は上記の如く、２系統の２値化信号を２個のシ
フトレジスタを含むハード回路を用いて相関処理を行う
ようにしたから、リアルタイムによる相関処理が可能と
なり、相関ピーク値の検出時間の短縮化を実現する等、
発明目的を達成した顕著な効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例にかかる極性相関器の回路
構成を示すブロック図、第２図はシフトレジスタおよび
一致判別部の動作を示す説明図、第３図はシフトレジス
タおよび一致判別部の具体構成例およびその動作例を示
す説明図、第４図はカウンタ群の計数にかかる相関度数
分布を示す説明図、第５図は第４図の相関度数分布の生
成理由を説明するためのタイムチャート、第６図はカウ
ンタ群およびラッチ部の動作の推移を示す説明図、第７
図は可変クロック発生部の回路構成例を示すブロック図
、第８図はメモリの情報格納方式を説明するための説明
図、第９図は相関ピークの位置情報を番号化する方式例
を示す説明図、第１０図はスペックル速度計の原理説明
図、第１１図は従来例の構成を示す説明図、第１２図は
相関曲線を示す説明図である。 １０・・・・可変クロック発生部 １１．１２・・・・シフトレジスタ １３・・・・一致判別部 １４・・・・カウンタ群 ２０・・・・ＣＰＵ ２１・・・・メモリ ２３・・・・電圧制御発振器 特許　出　願人　　立石電機株式会社 骨ｊ）７］ ／３．−−奴利別部 ／４−−−カラン先酵 ２０−−−　ＣＰυ

Claims (4)

【特許請求の範囲】
1. （１）２系統の２値化信号につき相互相関関数を求める
   ための極性相関器であって、 各２値化信号データを直列に取り込むための第１、第２
   のシフトレジスタと、 各シフトレジスタを駆動するクロック信号を発生させる
   ための周波数が可変な可変クロック発生部と、 第１のシフトレジスタの直列出力にかかる最終ビットの
   データと第２のシフトレジスタの並列出力にかかる複数
   ビットのデータとをそれぞれ対比してデータ内容の一致
   判別を行うための一致判別部と、 この一致判別部による一致度数を第２のシフトレジスタ
   の各ビット毎に計数して相関ピークを検出するカウンタ
   群とを具備し、 前記可変クロック発生部は、 相関ピークの位置に応じて更新すべきクロック制御情報
   が格納される記憶手段と、 相関ピークの検出結果に基づき前記記憶手段を参照して
   クロック制御情報を取り出すための制御手段と、 クロック制御情報に応じた周波数のクロック信号を発生
   させる発振手段とを備えて成る極性相関器。
2. （２）前記記憶手段は、ＲＯＭである特許請求の範囲第
   １項記載の極性相関器。
3. （３）前記制御手段は、ＣＰＵである特許請求の範囲第
   １項記載の極性相関器。
4. （４）前記発振手段は、電圧制御発振器である特許請求
   の範囲第１項記載の極性相関器。