JPS63130842U - - Google Patents
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- Publication number
- JPS63130842U JPS63130842U JP2313187U JP2313187U JPS63130842U JP S63130842 U JPS63130842 U JP S63130842U JP 2313187 U JP2313187 U JP 2313187U JP 2313187 U JP2313187 U JP 2313187U JP S63130842 U JPS63130842 U JP S63130842U
- Authority
- JP
- Japan
- Prior art keywords
- timing
- pulse
- circuit
- outputs
- signal
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Description
第１図及び第２図はそれぞれ本考案の第１及び
第２の実施例のブロツク図である。 １……ラツチ回路、２……バツフア回路、３…
…ゼロクロス検出回路、４，４ａ，５……単安定
マルチバイブレータ。
第２の実施例のブロツク図である。 １……ラツチ回路、２……バツフア回路、３…
…ゼロクロス検出回路、４，４ａ，５……単安定
マルチバイブレータ。
Claims (1)
- 内部タイミング信号によりデータを一時保持し
出力するラツチ回路と、外部からのＡＣ信号のゼ
ロクロスタイミングを検出してタイミングパルス
を発生するゼロクロスを検出回路と、前記タイミ
ングパルスにより所定のパルス幅の制御パルスを
出力する単安定マルチバイブレータと、前記ラツ
チ回路の出力信号を前記制御パルスにより所定期
間出力するバツフア回路とを有することを特徴と
する出力ポート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313187U JPS63130842U (ja) | 1987-02-18 | 1987-02-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313187U JPS63130842U (ja) | 1987-02-18 | 1987-02-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63130842U true JPS63130842U (ja) | 1988-08-26 |
Family
ID=30821168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313187U Pending JPS63130842U (ja) | 1987-02-18 | 1987-02-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63130842U (ja) |
-
1987
- 1987-02-18 JP JP2313187U patent/JPS63130842U/ja active Pending
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