JPS6311814B2

JPS6311814B2 -

Info

Publication number: JPS6311814B2
Application number: JP20975781A
Authority: JP
Inventors: Masaaki Kurata; Shigeru Nakamura; Shinichi Tomizawa; Tooru Taniguchi; Yasuhiko Sasaki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1981-12-28
Filing date: 1981-12-28
Publication date: 1988-03-16
Also published as: JPS58114535A

Description

【発明の詳細な説明】 (1) 発明の技術分野本発明はテストインタフエース回路、特に全架
一斉あるいは１架単独のテスト又は通常の情報伝
送を任意に切替えることのできるテストインタフ
エース回路に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to a test interface circuit, and particularly to a test interface circuit that can arbitrarily switch between testing all racks simultaneously, testing one rack alone, and normal information transmission.

(2) 技術の背景制御系と、該制御系に対して共通線を介してマ
ルチ接続される複数の被制御系とを有する通信シ
ステムでは、障害対策等のためにテストインタフ
エース回路が導入される。例えば伝送路切替シス
テムでは重要な回路部分である。このテストイン
タフエース回路は、前記複数の被制御系のうち１
架のみにテスト信号を与えるモードを作成し、あ
るいは全架一斉にテスト信号を与えるモードを作
成し、又は、通常の情報伝送を実行するモードを
作成する。(2) Background of the technology In communication systems that include a control system and multiple controlled systems that are connected to the control system via a common line, test interface circuits are introduced to take measures against failures. Ru. For example, it is an important circuit part in a transmission line switching system. This test interface circuit is one of the plurality of controlled systems.
Create a mode in which a test signal is given only to the racks, a mode in which a test signal is given to all racks at once, or a mode in which normal information transmission is executed.

(3) 従来技術と問題点第１Ａ図は従来におけるテストインタフエース
回路の一例を示す回路図であり、第１Ｂ図は第１
Ａ図の回路の動作説明に用いる切替表である。第
１Ａ図において、１１は制御系、１２−１，１２
−２，１２−３……は複数の被制御系であり、こ
れら被制御系は共通線１３によつてマルチ接続さ
れている。本図中、さらに詳細に描いた部分がテ
ストインタフエース回路を構成する。このテスト
インタフエース回路は３つのモードを切替えて第
１Ａ図の通信システムを運用することができる。
これらのモードは第１Ｂ図の切替表にまとめて示
してある。すなわち、 (1) 通常の情報伝送のモード（NOR：normal）、 (2) テストモード（TST：test）であつて且つ全
架一斉に行うモード、 (3) テストモード（TST）であつて且つ１架単
独に行うモード、である。(3) Prior art and problems Figure 1A is a circuit diagram showing an example of a conventional test interface circuit, and Figure 1B is a circuit diagram showing an example of a conventional test interface circuit.
This is a switching table used to explain the operation of the circuit in Figure A. In FIG. 1A, 11 is a control system, 12-1, 12
-2, 12-3, . . . are a plurality of controlled systems, and these controlled systems are multi-connected by a common line 13. In this figure, the more detailed portion constitutes the test interface circuit. This test interface circuit can operate the communication system of FIG. 1A by switching between three modes.
These modes are summarized in the switching table of Figure 1B. In other words, (1) normal information transmission mode (NOR: normal), (2) test mode (TST), in which all racks perform simultaneously, (3) test mode (TST), and This is a mode in which one rack is processed individually.

第１Ａ図中の記号Ｉはテスト情報であり、Ｃは
その制御情報である。 Symbol I in FIG. 1A is test information, and C is its control information.

上記(1)のモードでは、NOR／TSTのスイツチ
はオフにして、リレーコイルRL１を非励磁、す
なわちリレー接点rl１をオフ（OFF）にする。同
時に、リレーコイルRL２も非励磁として、リレ
ー接点rl２を図中のの状態にセツトする。かく
して、制御系１１からの情報は、そのままスルー
で、各被制御系内に送出される。なお記号DRV
はドライバ、RECはレシーバをそれぞれ示す。 In mode (1) above, the NOR/TST switch is turned off and the relay coil RL1 is de-energized, that is, the relay contact rl1 is turned off. At the same time, relay coil RL2 is also de-energized and relay contact rl2 is set to the state shown in the figure. In this way, the information from the control system 11 is directly transmitted to each controlled system. The symbol DRV
indicates the driver, and REC indicates the receiver.

上記(2)のモードではNOR／TSTのスイツチを
オンにした上で、リレーコイルRL１を励磁して
そのリレー接点rl１をオン（ON）にし且つリレ
ーコイルRL２も励磁して、そのリレー接点rl２
をの状態にセツトする。そうすると、テスト情
報Ｉ（例えば被制御系１２−１から入力されたも
のとする）は、自己１２−１内に取り込まれると
共に、共通線１３を介して、同一構成の他の系１
２−２，１２−３……にも取り込まれる。これが
全架一斉テストである。 In mode (2) above, after turning on the NOR/TST switch, relay coil RL1 is energized and its relay contact RL1 is turned on (ON), and relay coil RL2 is also energized and its relay contact RL2 is turned ON.
Set the state to . Then, the test information I (for example, input from the controlled system 12-1) is taken into the self 12-1, and is also transmitted to other systems having the same configuration via the common line 13.
2-2, 12-3... are also incorporated. This is a simultaneous test of all racks.

上記(3)のモードでは、上記(2)のモードと比べ
て、リレーコイルRL１が励磁されない点だけが
異なる。つまりリレー接点rl１はオフ（OFF）で
ある。今、この１架が系１２−１であるとする
と、テスト情報Ｉは、共通線１３へは送出され
ず、自内に取り込まれるのみである。これは１架
テストのモードである。 The mode (3) above differs from the mode (2) above only in that the relay coil RL1 is not excited. In other words, relay contact rl1 is off (OFF). Now, assuming that this one rack is system 12-1, test information I is not sent to the common line 13, but is only taken into the system. This is a single rack test mode.

ところで、第１Ａ図の構成を見るに、その回路
要素の大半はリレーコイルとそのリレー接点であ
る。このため、近年の固体回路化の動向に反する
上、消費電力、小形化、高動作信頼性の面で不利
であるという問題が顕著になつてきた。 By the way, looking at the configuration of FIG. 1A, most of the circuit elements are a relay coil and its relay contacts. For this reason, the problem of not only going against the recent trend toward solid-state circuits but also being disadvantageous in terms of power consumption, miniaturization, and high operational reliability has become prominent.

(4) 発明の目的本発明は上記問題点に鑑み、電子化に対処でき
る構成のテストインタフエース回路を提案するこ
とを目的とするものである。(4) Purpose of the Invention In view of the above-mentioned problems, it is an object of the present invention to propose a test interface circuit having a configuration that can cope with computerization.

(5) 発明の構成上記目的を達成するために本発明は、上記リレ
ー接点を、スリーステート制御可能なドライバお
よびレシーバの導入によつて、排除し、該ドライ
バおよびレシーバを所定の組合せでアクテイブ状
態又はハイインピーダンス状態とするようにした
ことを特徴とするものである。(5) Structure of the Invention In order to achieve the above object, the present invention eliminates the relay contact by introducing a three-state controllable driver and receiver, and activates the driver and receiver in a predetermined combination. Alternatively, it is characterized in that it is set in a high impedance state.

(6) 発明の実施例以下本発明の実施例を図面に従つて説明する。(6) Examples of the invention Embodiments of the present invention will be described below with reference to the drawings.

第２図は本発明に基づく一実施例を示す回路図
である。なお、第１図と実質的に同一の構成要素
は、相互に同一の参照番号又は記号で示す。ただ
し、伝送線、共通線等は現実に即して、ペアケー
ブルで描いてある。本図に示す如く、本発明で用
いるドライバ（DRV）、レシーバ（REC）は共に
スリーステート制御可能なものとなつている。被
制御系１２−１についてみると、テスト情報Ｉは
ドライバDRV₁を通して全架一斉に供給でき、又
は、DRV₂を通して自己のみに供給できる。又、
制御系１１との間の信号の衝突を無くすため、制
御系１１へも制御信号が転送される。これらスリ
ーステート制御可能なドライバDRV₁，DRV₂を
如何に制御（アクテイブ又はハイインピーダン
ス）するかは、スリーステート制御回路SCが定
める。 FIG. 2 is a circuit diagram showing an embodiment based on the present invention. Components that are substantially the same as those in FIG. 1 are indicated by the same reference numbers or symbols. However, transmission lines, common lines, etc. are drawn as pair cables to reflect reality. As shown in this figure, the driver (DRV) and receiver (REC) used in the present invention are both capable of three-state control. Regarding the controlled system 12-1, the test information I can be supplied to all the racks simultaneously through the driver DRV ₁ , or only to itself through the DRV ₂ . or,
In order to eliminate signal collision with the control system 11, control signals are also transferred to the control system 11. How to control (active or high impedance) these three-state controllable drivers DRV ₁ and DRV ₂ is determined by the three-state control circuit SC.

第３Ａ図は第２図に示したテストインタフエー
ス回路をさらに詳細に表わした具体例を示す回路
図であり、例えば被制御系１２−１についてのみ
観察したものである。又、第３Ｂ図はスリーステ
ート制御回路SCの動作一覧表を示す図である。
本表において、NOR、TST、全架、１架、(1)、
(2)、(3)の意味は第１Ｂ図の場合と同じである。そ
して、Activeはスリーステートの能動状態を、
HZはそのハイインピーダンス状態を意味する。 FIG. 3A is a circuit diagram showing a specific example of the test interface circuit shown in FIG. 2 in more detail, for example, only the controlled system 12-1 is observed. Further, FIG. 3B is a diagram showing a list of operations of the three-state control circuit SC.
In this table, NOR, TST, all racks, 1 rack, (1),
The meanings of (2) and (3) are the same as in Figure 1B. And Active is the active state of three states,
HZ means its high impedance state.

第３Ａ図と第３Ｂ図を参照すると、(1)の通常モ
ード（NOR）では、レシーバA_RECをActive、ド
ライバB_DRV，C_DRVをHZに設定する。ドライバ
B_DRVとC_DRVがHZであれば、制御系からの情報は
そのままスルーで被制御系内に入り込める。この
モードでは、スイツチNOR／TSTはオフであ
り、論理“１”（点３０の電位）が、NORゲート
３１を通して論理“０”となつてドライバC_DRVに
印加される。スリーステートドライバに対し論理
“０”が与えられたときはこれをHZとするように
なつている。他方、その論理“１”はNORゲー
ト３２を通してドライバB_DRVに論理“０”として
印加され、これをHZにする。 Referring to FIGS. 3A and 3B, in the normal mode (NOR) of (1), the receiver A _REC is set to Active, and the drivers B _DRV and C _DRV are set to HZ. driver
If B _DRV and C _DRV are HZ, information from the control system can pass through and enter the controlled system. In this mode, switch NOR/TST is off and a logic "1" (potential at point 30) is applied to driver C _DRV through NOR gate 31 as a logic "0". When logic "0" is given to the three-state driver, this is set to HZ. On the other hand, the logic "1" is applied as a logic "0" to the driver B _DRV through the NOR gate 32, making it HZ.

(2)の全架テストモードでは、スイツチNOR／
TSTがオンとなり、点３０の電位は論理“０”
に切り換わる。そうするとNANDゲート３３の
一方の入力にはインバータを通して論理“１”が
与えられ、その他方の入力には全架／１架の識別
用制御情報Ｃが与えられて、オペアンプ３４の出
力を論理“１”とし、インバータを通して論理
“０”が与えられる。かくして、レシーバA_RECに
は論理“１”が印加され、これをActiveとする。
ドライバB_DRVに対しては、NORゲート３２の入
力が共に論理“０”であることから、論理“１”
を印加し、これをActiveにする。又、ドライバ
C_DRVについては、ANDゲート３５の両入力が
“１”であることから、NORゲート３１の出力を
論理“０”とし、これをHZとする。かくして、
オペアンプ３６を通して与えられるテスト情報Ｉ
は、ドライバB_DRVを通して、一方ではActiveの
レシーバA_RECを通り、他方では共通線１３に送出
される。これが全架テストである。 (2) In the full rack test mode, the switch NOR/
TST is turned on and the potential at point 30 is logic “0”
Switch to . Then, one input of the NAND gate 33 is given a logic "1" through the inverter, and the other input is given control information C for identifying all racks/one rack, and the output of the operational amplifier 34 is set to a logic "1". ”, and a logic “0” is given through the inverter. Thus, a logic "1" is applied to the receiver A _REC , making it Active.
For driver B _DRV , since both inputs of the NOR gate 32 are logic "0", logic "1"
Apply and make it Active. Also, the driver
Regarding C _DRV , since both inputs of the AND gate 35 are "1", the output of the NOR gate 31 is set to logic "0", and this is set as HZ. Thus,
Test information I provided through operational amplifier 36
is sent out through the driver B _DRV , on the one hand through the active receiver A _REC , and on the other hand to the common line 13. This is a full rack test.

(3)の１架テストモードでは、オペアンプ３４か
らの出力論理が“０”へ切り換わることから、ド
ライバB_DRVへは論理“０”が、レシーバA_RECには
論理“０”が印加され、それぞれHZになる。ド
ライバC_DRVについては、NORゲート３１の両入
力が“０”であるから論理“１”がこれに印加さ
れActiveとなる。この結果、テスト情報Ｉはこ
のドライバC_DRVのみを通過し、自内にのみテスト
情報が供給される。ドライバC_DRVの出力が単線な
のは、被制御系内のレシーバA_REC以降ではTTL
レベルに変換されているからである。 In the single rack test mode (3), the output logic from the operational amplifier 34 switches to "0", so logic "0" is applied to driver B _DRV , logic "0" is applied to receiver A _REC , Each becomes HZ. As for the driver C _DRV , since both inputs of the NOR gate 31 are "0", a logic "1" is applied thereto and becomes active. As a result, the test information I passes only through this driver C _DRV , and the test information is supplied only within itself. The reason that the output of driver C _DRV is a single line is that it is TTL from receiver A _REC in the controlled system.
This is because it has been converted to a level.

(7) 発明の効果以上説明したように本発明によれば、テストイ
ンタフエース回路の固体回路化が実現し、省消費
電力化、小形化、高動作信頼性を同時に満足させ
ることができる。(7) Effects of the Invention As explained above, according to the present invention, a test interface circuit can be made into a solid circuit, and power consumption saving, downsizing, and high operational reliability can be satisfied at the same time.

[Brief explanation of the drawing]

第１Ａ図は従来におけるテストインタフエース
回路の一例を示す回路図、第１Ｂ図は第１Ａ図の
回路の動作説明に用いる切替表、第２図は本発明
に基づく一実施例を示す回路図、第３Ａ図は第２
図に示したテストインタフエース回路をさらに詳
細に表わした具体例を示す回路図、第３Ｂ図はス
リーステート制御回路SCの動作一覧表を示す図
である。１１……制御系、１２−１，１２−２，１２−
３……被制御系、１３……共通線、A_REC……スリ
ーステート制御可能なレシーバ、B_DRV，C_DRV……
スリーステート制御可能なドライバ、SC……ス
リーステート制御回路、Ｉ……テスト情報。 FIG. 1A is a circuit diagram showing an example of a conventional test interface circuit, FIG. 1B is a switching table used to explain the operation of the circuit in FIG. 1A, and FIG. 2 is a circuit diagram showing an embodiment based on the present invention. Figure 3A is the second
FIG. 3B is a circuit diagram showing a detailed example of the test interface circuit shown in the figure, and FIG. 3B is a diagram showing a list of operations of the three-state control circuit SC. 11...Control system, 12-1, 12-2, 12-
3...Controlled system, 13...Common line, A _REC ...Receiver capable of three-state control, B _DRV , C _DRV ...
Three-state controllable driver, SC...Three-state control circuit, I...Test information.

Claims

[Claims] 1. Between the control system and each controlled system in a communication system having a control system and a plurality of controlled systems multi-connected to the control system via a common line. In the test interface circuit provided, a group of three-state controllable drivers and three-state controllable receivers are introduced, and the output stage of the driver introduced into the control system and the receiver introduced into each of the controlled systems are connected. The input stage is connected in parallel through the common line, and the driver is provided to transmit test information to the input stage and output stage of the receiver introduced into each controlled system, respectively, and these drivers and receivers are connected in parallel to each other via the common line. A test interface circuit comprising a three-state control circuit that sets an active state (Active) or a high impedance state (HZ) by a combination of the following.