JPS63111781A - 情報量制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、可変長符号化がされたディジタルビデオ信
号を磁気テープに記録する場合に、記録されるデータの
伝送レートを伝送路と対応した所定の値に制御するのに
適用される情報量制御回路に関する。

〔発明の概要〕

この発明では、伝送しようとするデータの各値の所定周
期内の発生度数が夫々集計され、データの各値の最大値
又は最小値からスタートして隣接するデータの値の度数
を順次積算して発生度数の積算値が形成され、データの
各値に対して複数のしきい値が設定され、設定されたし
きい値と夫々対応する積算値に基づいて処理がなされ、
処理回路の出力と目標値とが比較され、比較出力に応じ
てしきい値設定回路が制御され、処理回路の出力が目標
値と所定の関係にな゛るように複数のしきい値が可変さ
れ、伝送データ量が伝送°路の容量を超えないように制
御される。

〔従来の技術〕

本願出願人は、特願昭５９−２６６４０７号明細書に記
載されているような、２次元ブロック内に含まれる複数
画素の最大値及び最小値により規定されるダイナミック
レンジを求め、このダイナミックレンジに適応した符号
化を行う高能率符号化装置を提案している。また、特願
昭６０−２３２７８９号明細書に記載されているように
、複数フレームに夫々含まれる領域の画素から形成され
た３次元ブロックに関してダイナミックレンジに適応し
た符号化を行う高能率符号化装置が提案されている。更
に、特願昭６０−２６８８１７号明細書に記載されてい
るように、量子化を行った時に生じる最大歪が一定とな
るようなダイナミックレンジに応じてビット数が変化す
る可変長符号化方法が提案されている。

上述のダイナミックレンジに適応した高能率符号（ＡＤ
ＲＣと称する）は、伝送すべきデータ量を大幅に圧縮で
きるので、ディジタルＶＴＲに適用して好適である。特
に、可変長ＡＤＲＣは、圧縮率を高くすることができる
。しかし、可変長ＡＤＲＣは、伝送データの量が画像の
内容によって変動するため、所定量のデータを１トラツ
クとして記録するディジタルＶＴＲのような固定レート
の伝送路を使用する時には、バッファリングの処理が必
要である。

第１２図は、従来のバッファリングの処理を説明するも
ので、入力端子８０にディジタルビデオ信号が供給され
、符号化回路８１において、可変長ＡＤＲＣ等の可変長
符号化がされ、符号化回路８１の出力データが情報制限
回路８２に供給される。情報制限回路８２の出力データ
がバッファメモリ８３に供給され、バッファメモリ８３
から読みだされたデータが出力端子８４から伝送路に送
出される。バッファメモリ８３においては、伝送データ
のデータ量が監視され、伝送路の伝送レートを伝送デー
タが超えないように制御するための制御信号が情報量制
限回路８２に対してバッファメモリ８３から帰還され、
発生情報量が制御される。

〔発明が解決しようとする問題点〕

従来のバッファリングは、帰還量に対する感度を上げ過
ぎると、目標値付近で発振し、逆に感度を下げ過ぎると
、収束に時間がかかる問題が生じる。収束に時間がかか
る時には、バッファメモリ８３の容量を増やす必要があ
る。このように、従来のバッファリング処理は、実用に
当たっては、相当のノウハウが必要な欠点があった。

従って、この発明の目的は、発生情報量の算出を迅速且
つ容易に行うことにより、バッファリングの収束時間を
短縮化でき、また、ハードウェアの規模が小さくて済む
情報量制御回路を提供することにある。

〔問題点を解決するための手段〕

この発明では、データの各値の所定周期内の発生度数を
夫々集計する回路と、データの各値の最大値又は最小値
からスタートして隣接するデータの値の度数を順次積算
して発生度数の積算値を発生する回路と、データの各値
に対して複数のしきい値を設定するしきい値設定回路と
、設定されたしきい値と夫々対応する積算値に基づいて
処理を行う処理回路と、処理回路の出力と目標値とを比
較し、比較出力に応じてしきい値設定回路を制御し、処
理回路の出力が目標値と所定の関係になるように複数の
しきい値を可変する制御回路とが備えられている。

〔作用〕

発生情報量を算出する場合、複数のしきい値によって分
けられたデータ例えばダイナミックレンジの範囲毎に度
数の総和を求め、この度数の総和に重み（ビット数）が
乗じられることにより、発生情報量が算出され、この複
数の範囲の発生情報量が加算される。従って、しきい値
を変える毎に一連の演算が必要とされる。しかし、この
発明では、発生度数の積算表が形成されているので、し
きい値を変えた場合でも、しきい値と対応する度数が直
ぐに分かり、夫々の度数にビット数を乗じることにより
、ただちに発生情報量を得ることができる。従って、バ
ッファリング処理の収束時間を短縮化でき、また、ハー
ドウェアを簡単と出来る。

〔実施例〕

この発明が適用されたディジタルＶＴＲについて図面を
参照して詳細に説明する。この説明は、下記の項目に従
ってなされる。

ａ、送信側及び受信側の構成 り、可変長量子化とバッファリング Ｃ，バッファリング回路 ｄ、変形例 なお、ディジタルＶＴＲの場合では、送信側が記録側に
対応し、受信側が再生側に対応する。

ａ、送イＳ側及び受信側の構成 第１図において、１で示す入力端子に例えばｌサンプル
が８ビツトに量子化されたディジタルビデオ信号が供給
され、入力ディジタルビデオ信号がブロック化回路２に
供給される。ブロック化回路２により、入力ディジタル
ビデオ信号が符号化の単位である２次元ブロック毎に連
続する信号に変換される。ブロック化回路２では、例え
ば（５７０ラインｘ　７２０１１ｉ素）の１フレームの
画面が第２図に示すように、（ＭＸＮ）ブロックに細分
化される。ｌブロックは、例えば第３図に示すように、
（４ライン×４画素）の大きさとされている。ブロック
化回路２からは、Ｂ　ＩＩ＋　　Ｂ　＋ｔ、　　Ｂ　Ｉ
！・・・・ＢＮＮのブロックの順序に変換されたディジ
タルビデオ信号が発生する。

ブロック化回路２の出力信号が最大値ＭＡＸをブロック
毎に検出する最大値検出回路３．最小値ＭＩＮをブロッ
ク毎に検出する最小値検出回路４及び遅延回路５に供給
される。検出された最大値ＭＡＸ及び最小値ＭＩＮが減
算回路６に供給され、（ＭＡＸ−ＭＩＮ−ＤＲ）で表さ
れるダイナミックレンジＤＲが減算回路６から得られる
。遅延回路５は、最大値ＭＡＸ及び最小値ＭＩＮを検出
するために必要な時間、データを遅延させる。遅延回路
５からのビデオデータから最小（ＩＭＩＮが減算回路７
において減算され、減算回路７からは、最小値除去後の
データＰＤＩが得られる。

最小値除去後のデータＰＣＩが遅延回路８を介して量子
化回路９に供給されると共に、ＲＯＭ１１から量子化幅
Δｉのデータが供給される。量子化回路９は、量子化幅
Δｉを用いてデータＰＤＩを量子化する可変長のＡＤＲ
Ｃ符号化を行う、即ち、量子化回路９では、ブロック内
の画素データが共有する最小値ＭＩＮが除去された画素
データＰＤＩが量子化幅Δｌで除算され、ブロックのダ
イナミックレンジＤＲに応じた可変のビット数（０，１
，２，３，又は４ビツト）の量子化がなされる。

ブロック内のビデオ信号は、２次元的相関及び３次元的
相関を有しているので、ダイナミックレンジＤＲは、元
のデータの値に比して小さくなり、８ビツトより少ない
０ビツト、１ビツト、２ビツト、３ビツト又は４ビツト
のビット数で量子化しても、量子化歪が目立たない、量
子化回路９は、例えばＲＯＭで構成される。量子化回路
９からは、最大のビット数である４ビツトのコード信号
が発生し、この量子化回路９の出力信号の中で有効ビッ
トが次段のフレーム化回路１４において選択される。こ
のため、ＲＯＭＩＩでは、量子化幅Δｌと共に、そのブ
ロックのビット数を示すデータＮｂが形成され、データ
Ｎｂがフレーム化回路１４に供給される。

ディジタルＶＴＲでは、記録されるデータの伝送レート
が一定であるため、伝送データ量を制限しないと、一部
のデータを記録できなかったり、必要以上に圧縮率を高
くして再生画像の質が劣化したりする。そこで、バッフ
ァリング回路１０が設けられ、ＡＤＲＣ符号化されよう
とする１画面の全ブロックのダイナミックレンジＤＲの
度数分布が調べられ、最適な可変長符号化がなされる。

バッファリング回路１０には、減算回路６からダイナミ
ックレンジＤＲが供給される。バッファリング回路ｌＯ
では、伝送データのレートが一定となるようなしきい値
Ｔ１．Ｔ２．Ｔ３．Ｔ４が求められ、このしきい値と対
応するパラメータコードＰｌが出力される。このパラメ
ータコードＰｉとブロックのダイナミックレンジＤＲで
定まる量子化幅ΔｌがＲＯＭＩＩから読み出される。

遅延回路１２及び１３は、最適なしきい値がバッファリ
ング回路１０で求まり、可変長量子化がされる迄の時間
、ダイナミックレンジＤＲ及び最小値ＭＩＮを遅延させ
る。バッファリング回路ｌＯからのパラメータコードＰ
ｉと遅延回路１２゜１３からのダイナミックレンジＤＲ
及び最小値ＭＩＮと量子化回路９からのコード信号ＤＴ
とがフレーム化回路１４に供給される。フレーム化回路
１４は、可変長データとしてのコード信号ＤＴ及び固定
長データとしての付加コードＰｉ、ＤＲ。

ＭＩＮにエラー訂正用の符号化を施したり、同期信号の
付加を行う。フレーム化回路１４の出力端子１５に送信
データが得られる。１画面で一個のパラメータコードＰ
ｉが伝送され、１ブロツク毎にＤＲ，ＭＩＮのデータが
伝送され、１画素毎にコード信号ＤＴが伝送される。ま
た、フレーム化回路１４では、前述のように、ビット数
を示すデータＮｂを用いて、量子化回路９からのコード
信号ＤＴの有効なビットの選択がなされる。

受信されたデータは、第４図において２１で示す入力端
子に供給され、フレーム分解回路２２により、パラメー
タコードＰｉｓダイナミックレンジＤＲ，コード信号Ｄ
Ｔ、最小値ＭＩＮの夫々に分解される。復号化回路２３
は、ＡＤＲＣエンコーダの量子化回路９と逆にコード信
号ＤＴを復元レベルに変換する。復号化回路２３からの
復元レベルが加算回路２５に供給され、最小値ＭＩＮが
復元レベルに加算され、加算回路２５からの復元データ
がブロック分解回路２６に供給される。ブロック分解回
路２６の出力端子２７にテレビジョン信号と同様の順序
の出力データが得られる。

ｂ、可変長量子化とバッファリング 第５図は、量子化回路９においてなされる可変長量子化
を説明するもので、ＴＩ、Ｔ２．Ｔ３゜Ｔ４が夫々割り
当てビット数を決定するしきい値である。これらのしき
い値は、（Ｔ’４＜７３＜Ｔ２＜ＴＩ）の関係にある。

ダイナミックレンジＤＲが（ＤＲ−７４−１）の時には
、第５図Ａに示すように、最大値ＭＡＸと最小値ＭＩＮ
のみが伝送され、受信側では、両者の中間のレベルＬＯ
が復元レベルとされる。従って、第５図Ａに示すように
、ダイナミックレンジＤＲが（Ｔ　４−１　）の時には
、量子化幅がΔＯとなる。ダイナミックレンジＤＲが（
０≦ＤＲ≦７４−１）の場合には、割り当てビット数が
０ビツトである。

第５図Ｂは、ダイナミックレンジＤＲが（Ｔ３−１）の
場合を示す、ダイナミックレンジＤＲが（Ｔ４≦ＤＲ≦
Ｔ３−１）の時には、割り当てビット数が１ビツトとさ
れる。従って検出されたダイナミックレンジＤＲが２つ
のレベル範囲に分割され、ブロックの最小値除去後の画
素データＰＤ■が属するレベル範囲が量子化幅Δｌを用
いて調べられ、レベル範囲と対応する′０”又は“ｌ”
の一方のコード信号が割り当てられ、復元レベルがＬＯ
又はＬｌとされる。

第５図に示される可変長符号化は、ダイナミックレンジ
が大きくなるほど、量子化幅Δｉが（Δ０〈ΔｌくΔ２
くΔ３くΔ４）と大きくされる非直線量子化が行われる
。非直線量子化は、量子化歪が目立ち易いダイナミック
レンジが小さいブロックでは、最大歪を小さくし、逆に
、ダイナミックレンジが大きいブロックでは、最大歪を
大きくするもので、圧縮率がより高くされる。

ダイナミックレンジＤＲが（Ｔ２−１）の場合には、第
５図Ｃに示すように、検出されたダイナミックレンジＤ
Ｒが４個のレベル範囲に分割され、レベル範囲の夫々に
対して、２ビツト（００）（０１）（１０）（１１）が
割り当てられ、各レベル範囲の中央のレベルが復元レベ
ルＬＯ，Ｌ１．Ｌ２゜Ｌ３とされる。従って、量子化幅
Δ２を用いてデータＰＤＩの属するレベル範囲が調べら
れる。ダイナミックレンジＤＲが（Ｔ３≦ＤＲ≦７２−
１）の場合では、割り当てビット数が２ビツトとされる
。

また、ダイナミックレンジＤＲが（Ｔ　１−１　）の場
合では、第５図りに示すように、検出されたダイナミッ
クレンジＤＲが８個のレベル範囲に分割され、レベル範
囲の夫々に対して、３ビツト（ＯＯ０）（００１）　　
・・・　（１１１）が割り当てられ、各レベル範囲の中
央のレベルが復元レベルＬＯ，Ｌ１・・・Ｌ７とされる
。従って量子化幅がΔ３となる。ダイナミックレンジＤ
Ｒが（Ｔ２≦ＤＲ≦Ｔｌ−１）の場合では、割り当てビ
ット数が３ビツトとされる。

更に、ダイナミックレンジが最大の２５５の場合には、
第５図Ｅに示すように、検出されたダイナミックレンジ
ＤＲが１６個のレベル範囲に分割され、レベル範囲の夫
々に対して、４ビツト（００００）（０００１）　　・
・・　（１１１１）が割り当テラレ、各レベル範囲の中
央のレベルが復元レベルＬＯ，Ｌｌ・・・Ｌｉ２とされ
る。従って、量子化幅がΔ４となる。ダイナミックレン
ジＤＲが（Ｔｌ≦ＤＲ≦２５５）の場合では、割り当て
ビット数が４ビツトとされる。

しきい値Ｔ１〜Ｔ４としては、−例として、最高伝送レ
ートが（２ビット／画素）の時に、パラメータコードＰ
ｉで区別される次の１１個のセットが用意される。

上述のしきい値の中で、パラメータコードＰ１で指定さ
れるしきい値のセットが最も量子化歪を小さくできる。

バッファリング回路１０では、１フレーム内の全てのブ
ロックのダイナミックレンジＤＲの度数分布が求められ
る。この度数分布に対して上記のしきい値のセットをパ
ラメータコードＰ１で示すセットから順に適用してＡＤ
ＲＣ符号化を行った場合のコード信号ＤＴの全ビット数
（発生情報りが算出される。この発生情報量が予め分か
っているデータしきい値と比較され、データしきい値を
超えない範囲でなるべく歪が小さいしきい値のセントが
決定される。

第６図は、（Ｏ〜２５５）の範囲のダイナミックレンジ
ＤＲを横軸とし、発生度数を縦軸とした度数分布の一例
である＊　Ｘ　Ｉ＋　”　２＊　Ｘ　３＊　Ｘ　４＋　
ｘ％の夫々は、前述のように、しきい値Ｔ１〜Ｔ４によ
って分けられたダイナミックレンジＤＲの五個の範囲に
含まれるブロック数を表している。（Ｔ４−１）以下の
ダイナミックレンジＤＲを持つブロックは、Ｏビットが
割り当てられるので、フ′ロック数Ｘ、は、発生情報量
に寄与しない。従って、発生情報量は、 ４　ｘ＋　”　３　ｘ　ｚ　＋　２ｘ　ｓ　＋　ｚ　４
で求まる。この発生情報量がデータしきい値と比較され
、データしきい値を超える時には、より大きいしきい値
のセットが適用され、同様にして発生情報量が算出され
る。上式の演算を行うには、設定されたしきい値のセッ
ト毎に各範囲で度数分布の和を求め、この和に割り当て
ビット数を乗じて加算する処理が必要である。しかしな
がら、しきい値のセットを変更する都度、上記の処理を
行うと、最適なしきい値のセントが求まる迄に時間がか
かる問題が生じる。

この一実施例は、第６図に示す度数分布を第７図に示す
積算型の度数分布に変換し、異なるしきい値のセットと
対応する発生情報量をより高速に算出でき、従って、最
適なしきい値のセットが得られる迄の収束時間を短縮で
きる。

第７図から理解されるように、ダイナミックレンジＤＲ
が最大の発生度数からスタートして、より小さいダイナ
ミックレンジＤＲの発生度数が順次積算されて積算型の
度数分布グラフが得られる。

従って、しきい値ＴＩ迄の積算度数がＸ、となり、しき
い値Ｔ２迄の積算度数が（ｘ＋°＋Ｘｔ）となり、しき
い値Ｔ３迄の積算度数が（Ｘ＋　＋）（、十Ｘｓ）とな
り、しきい値Ｔ４迄の積算度数が（Ｘ、＋Ｘ、＋ｘ、＋
ｘ、）となる。

しきい値Ｔ１〜Ｔ４に対する発生情報量は、４　（Ｘｔ
−０）＋３　（（Ｘｔ　＋ｘ、）　　　Ｘｔ　）＋２　
（（ｘ＋　＋ｘ、＋ｘｉ）−（ｘ＋　＋ｘ、））＋１　
（（ｘ、　＋ｘ、　＋Ｘ、　＋ｘａ　）　−（Ｘｔ　＋
ＸＲ＋Ｘ３）−４ｘ、＋３３（ｔ＋２Ｘｓ　＋　ｌ　Ｘ
４と求まる。第７図に示される積算型の度数分布グラフ
（積算型度数分布表）を−旦、作成すれば、しきい値の
セットを更新した時に、四個の数の和により直ちに発生
情報量を求めることができる。

第８図は、バッファリング回路ＩＯの動作を示すフロー
チャートである。最初に、１画面例えばｌフレームの全
てのブロックのダイナミックレンジＤＲが検出される（
ステップ■）０次に、１フレームのダイナミックレンジ
ＤＲの度数分布表（第６図参照）が作成される（ステッ
プ■）、この度数分布表が積算型の度数分布表（第７図
参照）に変換される（ステップ■）、積算型の度数分布
表を用いてしきい値のセットに対する発生情報量が算出
される（ステップ■）。この場合、量子化歪が最小とな
るしきい値のセット（パラメータコードＰ１で指定され
るしきい値のセット）からスタートされる。

求められた発生情報量と目標値（データしきい値）とが
比較される（ステップ■）。目標値は、送信データの伝
送レートの最大値であり、例えば（２ビツト／１画素）
である、この比較の結果がステップ■で判定される０発
生情報量が目標値以下の場合には、当該しきい値のセッ
トを用いてＡＤＲＣの量子化がされる（ステップ■）。

若し、発生情報量が目標値を超える場合には、しきい値
のセットの更新がされ（ステップ■）、量子化歪がより
大きい新たなしきい値のセットに関してステップ■、■
、■の処理が繰り返される。

なお、コード信号ＤＴ以外にダイナミックレンジＤＲ，
最小値ＭＩＮ、パラメータコードＰｉ及び誤り訂正コー
ドの冗長コードが伝送されるが、これらのデータは、固
定長であるため、伝送データのレートを検査する際に、
目標値にオフセットを持たせることで無視することがで
きる。

Ｃ，バッファリング回路 第９図は、バッファリング回路１０の一例を示す、第９
図において、３１で示す入力端子からダイナミックレン
ジＤＲが供給される。このダイナミックレンジＤＲは、
出力制御機能を持つレジスタ３２を介してＲＡＭ３３に
アドレス信号として供給される。ＲＡＭ３３は、（０〜
２５５）のアドレスを有し、初期状態では、記憶内容が
全て０にクリアされる。

ＲＡＭ３３から読みだされたデータが加算回路３４に供
給され、加算回路３４の出力データがデータ入力として
ＲＡＭ３３に供給される。初期化された後に、ブロック
毎のダイナミックレンジＤＲがレジスタ３２を介してＲ
ＡＭ３３に供給される。ＲＡＭ３３は、データを読みだ
して後、同一のアドレスに加算回路３４の出力データを
書き込む。加算回路３４には、レジスタ３５を介して＋
１発生回路３６からの出力が供給されているので、ダイ
ナミックレンジＤＲと対応するアドレスがアクセスされ
る毎に、このアドレスのデータがインクリメントする。

従って、１フレームの全てのブロックのダイナミックレ
ンジＤＲの供給が終了した時点では、ＲＡＭ３３には、
ダイナミックレンジＤＲの度数分布表が貯えられている
。

次に、レジスタ３８及び３９が出力可能状態とされ、レ
ジスタ３５が出力不可能状態とされ、積算型の度数分布
表の作成がなされる。ＲＡＭ３３には、アドレスコント
ローラ３７からのアドレス信号がレジスタ３８を介して
供給される。このアドレス信号は、２５５から（−１）
づつディクレメントするものである。

ＲＡＭ３３から読みだされたデータが加算回路３４にお
いて、レジスタ３９に貯えられている以前の読みだしデ
ータと加算される。ＲＡＭ３３には、加算回路３４の出
力データが読みだしアドレスと同一のアドレスに書き込
まれるので、アドレスが０までディクレメントした時点
で、ＲＡＭ３３には、積算型の度数分布表が貯えられる
。

そして、発生情報量の算出を行うために、アドレスコン
トローラ３７から歪が最小のしきい値Ｔ１．Ｔ２．Ｔ３
．Ｔ４がアドレス信号としてＲＡＭ３３に順次供給され
る。しきい値Ｔ１が供給されると、第７図から理解され
るように、度数ｘ。

がＲＡＭ３３から読みだされ加算回路４１に供給される
。加算回路４１の出力信号がレジスタ４２を介して加算
回路４１に帰還されると共に、比較回路４３に供給され
る。比較回路４３は、しきい値Ｔ１〜Ｔ４迄がＲＡＭ３
３に与えられた時点で、端子４４からのデータしきい値
（目標値）と加算回路４１からの発生情報量との比較を
行う。

しきい値Ｔ１に続いてしきい値Ｔ２がＲＡＭ３３に供給
され、ＲＡＭ３３から（ｘ＋　＋ｘｚ）が読みだされる
。加算回路４１では、レジスタ４２に蓄えられているｘ
、と加算され、加算出力がレジスタ４２に格納される０
次に、しきい値Ｔ３がＲＡＭ３３に供給されると、ＲＡ
Ｍ３３から（Ｘ、＋ｘ、＋ｘｓ　）が読みだされ、加算
回路４１でレジスタ４２に蓄えられている（２Ｘｌ＋Ｘ
ｉと加算される。更に、しきい値Ｔ４がＲＡＭ３３に供
給され、同様にして加算回路４１でＲＡＭ３３の読みだ
し出力とレジスタ４２の出力とが加算される。従って、
加算回路４１の出力は、４Ｘ＋　＋３Ｘｇ　＋２Ｘ３　
＋ＩＸ４となる。この加算回路４１の出力は、しきい値
Ｔ１〜Ｔ４と対応する発生情報量に他ならない。

比較回路４３は、上記の発生情報量がデータしきい値を
超える時に“０”となり、データしきい値を発生情報量
が超えない時に“１”となる比較出力信号を発生する。

この比較出力信号がアドレスコントローラ３７に供給さ
れる。アドレスコントローラ３７は、比較出力が“１″
になると、しきい値の更新を停止し、そのときのしきい
値を示すパラメータコードＰｉを出力端子４０に出力す
る。

上述のダイナミックレンジＤＲの度数分布表を積算型に
変換する処理及び最適なしきい値を決定する処理は、垂
直ブランキング期間において行うことができる。更に処
理時間の短縮を図るには、ＲＡＭ３３の容量を四倍とし
、しきい値Ｔ　Ｉ　−Ｔ４と対応する積算度数を並列的
に出力できる構成とすれば良い。

第１０図は、アドレスコントローラ３７の一例の構成を
示す。第１０図において、５１は、積算度数分布表を作
成する時に２５５から（−■）づつディクレメントする
アドレスを発生するアドレスカウンタである。このアド
レスは、出力制御機能を持つレジスタ５２を介してＲＡ
Ｍ３３に供給される。

５３．５４．５５．５６は、夫々ＲＯＭを示し、ＲＯＭ
５３には、例えば１１通りのしきい値Ｔ１が格納されて
おり、他のＲＯＭ５４，５５．５６には、１１通りのし
きい値Ｔ２．Ｔ３．Ｔ４が夫々格納されている。ＲＯＭ
５３〜５６には、アドレスカウンタ５７で発生した４ビ
ツトのパラメータコードＰｉがアドレスとして供給され
る。アドレスカウンタ５７は、パルス化回路５８からの
パルス信号によってインクリメントされる。

パルス化回路５８には、比較回路４３からの比較出力信
号が供給され、比較出力信号が“０”の期間では、所定
の周期のパルス信号がパルス化回路５８からアドレスカ
ウンタ５７に供給される。

従って、ＲＯＭ５３〜５６からは、発生ｊｆｆ！報量が
データしきい値以下となる迄、しきい値が順次読みださ
れる。ＲＯＭ５−３〜５６の夫々から読みだされたしき
い値は、出力制御機能を持つレジスタ５９．６０，６１
．６２に供給される。レジスタ５９〜６２は、出力制御
信号により、レジスタ５９から順番にしきい値を出力す
る。

アドレスカウンタ５７で発生したパラメータコードＰｉ
がゲート回路６３を介して出力端子６４に取り出される
。また、ＲＯＭ５３〜５６から夫々読みだされたしきい
値Ｔｌ〜Ｔ４がゲート回路６５．６６．６７．６８を夫
々介して出力端子６９．７０．７１．７２に取り出され
る。これらのゲート回路６３．６．５〜６８は、比較出
力信号が“１″の場合にオンとなる。従って、最適なし
きい値とこのしきい値を指示するパラメータコードＰｉ
とが出力端子６４．６９〜７２に夫々得られる。これら
のしきい値及びパラメータコードＰｉがＡＤＲＣの符号
化に使用される。

ｄ、変形例 この発明は、３次元ブロックのＡＤＲＣに対しても適用
できる。３次元ブロックが例えば２フレームに夫々属す
る２個の２次元領域で構成される場合、１ブロツク内の
画素数が２倍となる。また、３次元ブロックのＡＤＲＣ
では、圧縮率を高くする目的で、２個の２次元領域の間
で動きの有無を判定し、動きが有る時には、２個の２次
元領域の画素データ即ち、ブロック内の全画素データの
符号化を行い、動きが無い時には、１個の２次元領域の
画素データを符号化する処理がなされる。従って、発生
情報量が静止部と動画部とで（ｌ：２）となる。

上述の３次元ＡＤＲＣに対してこの発明を適用した時の
バッファリング回路の構成を第１１図に示す、既に説明
した一実施例のバッファリング回路（第９図参照）と同
様の構成に対して、出力制御機能を持つレジスタ４５．
　　（＋２）発生回路４６、セレクト信号発生回路４７
が付加的に設けられている。セレクト信号発生回路４７
には、動きの有無を示す動きフラッグが端子４８から供
給されている。セレクト信号発生回路４７からのセレク
ト信号によってレジスタ３５．３９．４５が制御される
。

ダイナミックレンジＤＲが入力端子３１から供給され、
度数分布表をＲＡＭ３３に形成する動作では、各ブロッ
クの動きフラッグによって、動画部では、レジスタ４５
を出力可能状態として（＋２）を加算回路３４に供給し
、静止部では、レジスタ３５を出力可能状態として（＋
１）を加算回路３４に供給する。この制御により、ＲＡ
Ｍ３３には、ダイナミックレンジＤＲの度数分布表が正
しく作成される。

また、この発明では、最大歪を一定にする直線量子化を
行う可変長ＡＤＲＣを行う場合にも適用でき、圧縮率を
高くするためにサブサンプリングを行ってからＡＤＲＣ
を行う場合にも適用できる。

更に、この発明は、高能率符号化方法と併用したバッフ
ァリングに限らず、伝送データ量を一定に抑える目的に
広く使用できる。

〔発明の効果〕

この発明に依れば、積算型の度数分布表を形成している
ので、パラメータコードＰｌで定まるしきい値のセット
に対応する範囲の度数分布の和が直ちに求まり、発生情
報量が直ちに分かり、バッファリング制御の収束時間が
早くなる利点があり、また、ハードウェアの規模が小さ
くなる。

【図面の簡単な説明】

第１図はこの発明の一実施例の送信側の構成を示すブロ
ック図、第２図及び第３図はブロックの説明のための路
線図、第４図は受信側のブロック図、第５図は可変長量
子化の説明のための路線図、第６図及び第７図は度数分
布表の説明のためのブロック図、第８図はバッファリン
グの説明のためのフローチャート、第９図はバッファリ
ング回路の一例のブロック図、第１０図はバッファリン
グ回路のアドレスコントローラのブロック図、第１１図
はバッファリング回路の他の例のブロック図、第１２図
はバッファリングの説明のためのブロック図である。 図面における主要な符号の説明 １：ディジタルビデオ信号の入力端子、２ニブロック化
回路、３：最大値検出回路、４：最小値検出回路、６，
７：減算回路、９：量子化回路、１０：バッファリング
回路、３３：ＲＡＭ、３７：アドレスコントローラ、４
３：比較回路。 代理人　　　弁理士　杉　浦　正　知 送イ會イ！ｌ１ｆ）ａ式 第　　５　　図　　町　梼と（εｔ３−イＧ林 Ｊ＆　収り）今フ゛ラフ 第７図 第８図 パッ′７ｒ’ルグ回闘−−ｌｊ ／’Ｑン７ｒ＋Ｊ　ンク’ｌ］ａ　ａｑ＜ｔｔｕりｌバ
・ノアＴリン１ 棺１り開

Claims (1)

1. 【特許請求の範囲】 データの各値の所定周期内の発生度数を夫々集計する回
   路と、 上記データの各値の最大値又は最小値からスタートして
   隣接するデータの値の度数を順次積算して上記発生度数
   の積算値を発生する回路と、上記データの各値に対して
   複数のしきい値を設定するしきい値設定回路と、 上記設定されたしきい値と夫々対応する上記積算値に基
   づいて処理を行う処理回路と、 上記処理回路の出力と目標値とを比較し、比較出力に応
   じて上記しきい値設定回路を制御し、上記処理回路の出
   力が上記目標値と所定の関係になるように上記複数のし
   きい値を可変する制御回路と を備えたことを特徴とする情報量制御回路。