JPS63107253A

JPS63107253A - パケツト処理方法

Info

Publication number: JPS63107253A
Application number: JP61252658A
Authority: JP
Inventors: Tetsujirou Yasushi; 安士　哲次郎; Tomoji Inoue; 友二井上
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-10-23
Filing date: 1986-10-23
Publication date: 1988-05-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は・ぐケラト交換・多重方式におけるパケット
処理方法に関し、特に簡単なパケット処理ソフトウェア
、高い信頼性および保守が容易で拡張性が高く、コスト
／パフォーマンスの良く、高い／ぐケラト処理効率を要
求する高速パケット交換機のハードウェア構成に利用し
て好適なようにしようとするものである。

「従来の技術」従来の・母ケット交換・多重方式では、単一のプロセサ
もしくは少数の分散プロセサを使用し、マルチタスク制
御によって、複数のパケットをソフトウェアによシ処理
する方式を採用している。例えば、ｒ　ＤＤＸ　−２Ａ
’チケット換特集号」通研実報ｖ−ｏｔ−２６Ａｌｌ　
（１９７７）あるいは、西脇他「分散制御形・ぐケラト
交換機のシステム構成」信学会技術研究報告５Ｅ８４−
１２１．１９！８１”’４を参照されたい。

このため、１つのプロセサで、複数の７４ケツトを処理
するために、処理時間の均等な割り当て、処理のために
必要な作業用メモリ領域の確保等パケット処理に必要な
、プロセサ系ハードウェア資源の管理および制御を行う
必要があり、このためのソフトウェアによる複雑なモニ
タ、またはオペレーティングシステムが必要であった。

第３図は、従来のパケット交換機において用いられてい
るパケット処理を説明する図である。パケラトの入力端
子ｌ、・・・１ｎに入力された・ぐケラトはバッファメ
モリ２１・・・２ｎに１時的に蓄積される。

バッファメモリ２１・・・２ｎはノぞケラト処理系１１
とバス形式のインタフェース回路１２を介して結合され
る。・ぐケラト処理系１１はプロセサ１３　、１４及び
データ及びプログラム用メモリ１５よシなる。

ノ９ケット処理系１１は出力伝送路３．・・・３うとバ
ス形式のインタフェース回路１６で結合されている。

第４図は、第３図中のメモリ１５の内部を詳細に示した
ものであり、管理用モニタプログラム１６．２９ケツト
を処理するプログラム２１〜２４が記憶されである。

また第５図は、第３図に示した装着が、動作する時のプ
ロセサの処理時間のタイムチャートを示す。第２図中の
・七ケノト処理プログラム２１の動作する時間３１、・
ぐケラト処理プログラム２２゜２３．２４がそれぞれ動
作する時間３２，３３゜３４のそれぞれの後に管理用モ
ニタプログラム１６が動作する時間ガ挿入される。

第４図に示すように、パケット対応の処理プログラム群
とそれらを管理するプログラムとが、共通のメモリ１５
におかれ、かつ、プロセサ１３゜１４は、時分割で各々
のプログラムを実行する。

第５図に示したタイムチャートによれば、プロセサがパ
ケットを処理している時間３１　、３２　、３３゜３５
の合計は、管理プログラム１６が動作している時間３５
．３６．３７．３８の合計を、全処理時間から引いたも
のである。

同時に処理するパケットの数が多くなるほど、管理すべ
きパケット処理プログラムの数が増えるため管理プログ
ラムの１回の動作時間が長くなる。

よって、全処理時間に占める、・ぐケラト処理時間の割
り合いは、装置への入力／？ケントが増大し、同時処理
パケット数が増大すると、プロセサのパケット処理効率
が極端に低下する。

このような処理方式をとっているために、交換機への入
力パケット数が増加するとともに１つのプロセサが処理
すべきｉ９ケットの数が増大してゆき、同時に、プロセ
サ系ハードウェア資源の管理および制御のための、処理
時間、いわゆるモニタマタハオペレーティングシステム
のオーバヘッドが増大するために、入力・ぐケラト数が
多い場合に、パケット交換機の効率が著しく低下するこ
とがあった。、まだ、・ぐケラトの処理能力を高めるた
めには、高速のプロセサ系が必要であり、価格が高くな
る。さらに、１つのプロセサで複数のパケットを処理す
るために、プロセサが故障すると、そのプロセサが処理
していた・ぐケラトは全て無効となシ、１部のハードウ
ェアの故障が交換機全体の大幅な性能低下を招くことに
なる。

この発明の目的は、従来の・ゼケラト多重・交換方式が
持つ、複数の・ぞケラトを１つのプロセサでマルチタス
ク制御により処理することから起こる上記問題を改善し
、簡単な・ぐケラト処理ソフトウェア、高性能、重負荷
時の高い処理効率、高い信頼性を有するパケット多重・
交換機を実現することが可能なパケット処理方法を提供
することにある。

「問題点を解決するための手段」この発明のパケット処理方法は交換機に入力されるパケ
ットのトラヒック強度（インテンシテイ）に比較して、
充分な数のプロセサと、処理待ちのパケットのためのバ
ッファメモリと処理後のノＰケクトのためのバッファメ
モリとを設け、各々のプロセサに、１つのパケットの処
理のみを行わせ、他の・２ケツトについては全く関与さ
せない。

このようにこの発明では各プロセサは１つの・ぐケラト
のみを処理するものであるから複数のノｅケット処理プ
ログラムを、時分割で、動作させるために必要な管理プ
ログラムが不用であり、そのために、プロセサの処理効
率が、装置内で処理している・ぞケラト数が増大しても
低下しないこと、また、１部のプロセサ（群）が故障し
ても、１ｆロセサ当り１個のｉｅチケットか処理してい
ることから装置全体への影響は、少なく、従って信頼性
が高いこと、１つのパケットに関する処理は比較的単純
であシ、プログラムの実行ステップ数が少ないこと、ま
た、多数使用することから、高速・高価なプロセサでな
く、大量生産されている安価なＬＳＩプロセサが使用で
き、高い価格／性能比を得ることかできる点が、従来の
技術とは異なる・「実施例」第１図は、この発明の詳細な説明する図であって、第３
図と対応する部分に同一符号を付けである。パケットの
入力端子１１・・・１ｎはハードウェアによるフラグ同
期回路４１・・・４ｎを介してバッファメモリ２１・・
・２ｎＫ接続される。パケット処理系１１はプロセサ５
　・・・５　とバッファメモリ６１・・・６．トｐが各プロセサとバッファメモリとを組として設けられて
いる。インタフェース回路１６は−・−ドウエアによる
フラグ付加回路７．・・・７ｍに接続され、フラグ付加
回路７１・・・７ｍは／Ｆチケット出力端子３１・・・
３ｍに接続されている。入力端子１１から入力されたパ
ケットはフラグ同期回路４．で同期をとられ、フラグ部
分をとり去られてバッファメモリ２゜に蓄積される。こ
こでプロセサは１．ｅケラトを処理していない時には、
インタフェース回路１２に対し、「空」の信号を常時送
出しているものとすると、バッファメモリ２１に蓄積さ
れているパケットは、インタフェース回路１２を通じて
「空」の信号をインタフェース回路１２に対して送出し
ているプロセサに入力される。このプロセサを今仮ｌ／
ｉ：５．とすれば、入力されたパケットは、プロセサ５
、で処理された後、直ちにバッファメモリ６１へ送出さ
れる。ここで、このパケットが・ぐケラト出力端子３１
へ出力されるようにアドレス付けされており、フラグ付
加回路７１・・・７ｍは各々出力端子３１・・・３ｍが
「空」のとき、インタフェース回路１６に「空」の信号
を常時送出しているものとすると、バッファメモリ６１
に蓄積されている７２ケツトは、インタフェース回路１
６を通じてフラグ付加回路７．から「空」の信号が送出
されている時に、フラグ付加回路７．に転送され、フラ
グを付加されて出力端子３１に送出される。

このようにパケット入力端子１．または１□から入力さ
れたノクケットは、バッファメモリ２．あるいは２およ
びインタフェース回路１２全通してプロセサ５１・・・
５．のうちｉＲパケット処理していないプロセサに入力
されて処理される。その処理後は、直ちにバッファメモ
リ６１・・・６ｐへ転送され、出力端子３１，３ｍのい
ずれかにフラグ付加回路７１又は７ｍを通して出力され
る。このような構成とすることにより、１つのプロセサ
は、１時に１つのパケットのみを処理し、また処理され
たパケットはプロセサ内にとどまらず直ぐに出力待ちの
バッファメモリに転送される。このような作用をするか
ら、プロセサは、１つのパケットの処理のみを行い、他
の管理作業をする必要がないため、処理ソフトウェアの
簡易化、高速化ができ、また使用するプロセサには極端
な高速性が要求されない。

また必要なプロセサ数については入力パケットの速度が
約１１０　Ｍｂ／ｓ　　、平均パケフト長が約７００ビ
ツト、通信時１加入者当シ、約５７，６００パケット／
秒の画数・ぐケラト通信を考えだ時の加入者数と必要な
プロセサ数との関係を、プロセサによる処理待ちの確率
をノｅラメータとした時の待ち行列の理論を応用した計
算例を第２図に示す。

この図より、呼率０．０５の温合、２０００加入者でも
、必要なプロセサ数は、パケットが入力後、直ぐに処理
されず、プロセサの空き待ちになる確率が１０　　の時
、すなわち、実際には、・ぐケラトは、はとんど待たな
い条件で１２０個と、比較的少なく、充分に実現可能で
ある。

なおバッファメモリ６、・・・６．の数はプロセサ５１
・・・５．より多く設けてもよい。また上述ではフラグ
同期回路４　・・・４　、フラグ付加回路７．・・・７
ｍｎを設けたが、従来と同様にプロセサでフラグ部分の取去
り、フラグの付加処理を行ってもよい。

「発明の効果」以上説明した堡うに、この発明の７？ケクト処理方法は
、交換装遣に入力される・９ケソトのトラヒック強度に
比較して、充分な数のプロセサと、処理待ちのパケット
のためのバッファメモリと、処理後のパケットのための
バッファメモリとを設け、各々のプロセサは、同時には
、１つの・ぐケラトの処理のみを行い、他のパケットに
ついては、全く関与しないため、（ａ）ノ＃ケラト処理
プログラムの簡易化、高速化が図れること、（ｂ）入力
パケット数の増大時の処理効率がほとんど低下しないこ
と、（ｃ）１部のプロセサ（群）の故障が交換妄埴全体
への波及効果を与えることによる信頼性の極端な低下を
招かないこと、（ｄ）多数の同一種類のさほど高性能で
ないプロセサを使用することから、ＬＳＩプロセサが利
用でき、装置コストを低くできることから、大容量かつ
高信頼で、コスト／性能比の良い、パケット交換装置を
構成するときに、この発明の／？チケット理方法は有効
である。

【図面の簡単な説明】

第１図はこの発明の実施例の構成を示すブロック図、第
２図は、この発明のノクケット処理方法における入力パ
ケットのトラヒック強度と、必要なプロセサ数との関係
を表わす図、第３図は従来のノクケット交換装竹におい
て用いられている、パケット処理部分の構成を示すブロ
ック図、第４図は、第３図中のメモリ１５の内部を示す
図、第５図は、第３図の装置の動作タイミングを示す図
である。

Claims

【特許請求の範囲】

（１）パケット交換機あるいはパケット多重装置に入力
されるパケットのトラヒック強度に比較して十分な数の
プロセサと、これより少くとも多い処理後の出力待ちパ
ケットのためのバッファメモリと、処理待ちパケットの
ためのバッファメモリと、を設け、１つのパケットを、１つのプロセサで処理させることを
特徴とする、パケット処理方法。