JPS63101770A - 半導体電力回路の無負荷検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体素子の出力側にンレノイドやラング等
の電力用負荷が接続される半導体電力回路の無負荷検出
回路に関する。

（従来の技術） 第５図は従来の半導体電力回路の無負荷検出回路を示し
ておシ、５１は出力用半導体素子（たとえばノぐワ一Ｍ
ＯＳ｝ランジスタ）、５２は制御信≠ 号入力端子、５＃は半導体素子駆動回路、５５は電源端
子、５６は半導体素子出力端子、５７＃：ｊｔ電力用負
荷５８は上記出力端子５６と負荷５７との間に直列に挿
入された電流検出抵抗、５９はこの検出抵抗５８の両端
の電圧を検出する増幅回路である。上記抵抗５８および
増幅回路５９は、電力回路の負荷５７が正常であるか断
線等による無負荷状態であるかに応じて検出出力の論理
レベルが相異なるようになシ、無負荷検出回路６０を形
成している。

しかし、上記無負荷検出回路６０は、電力回路の負荷５
２に直列に検出抵抗５８を挿入し、この検出抵抗５８の
両端の電圧降下の変化を検出して無負荷状態を判断する
ものであり、このように負荷５７に直列に検出抵抗５８
を挿入することに伴って以下に述べるような問題点があ
る。（１）負荷電流が直接に検出抵抗５８に流れるので
、この抵抗５８による電力損失が生じ、特に大電流負荷
時において顕著になる。したがって、大電流使用時にお
ける無負荷状態の検出は非常に困難である。（２）検出
抵抗５８に大きな負荷電流を流すので、検出抵抗５８に
は抵抗で許容熱損失の大きなものが必要になり、大型で
高価なものを使う必要があり、回路コストの上昇を招い
てしまう。（３）上記したように検出抵抗５８に大型の
ものが必要であるので、無負荷検出回路を搭載する丸め
の回路基板の小型化が困難であり、そのＩＣ（集積回路
）化が困難であった。

（発明が解決しようとする問題点） 本発明は、上記したように電力回路の負荷に電流検出抵
抗を挿入することに起因する徨々の問題点を解決するた
めになされたもので、電力損失が少なく、回路コストが
比較的安く、回路基板の小型化あるいはＩＣ化が容易に
なる半導体電力回路の無負荷検出回路を提供することを
目的とする。

［発明の構成コ （問題点を解決するための手段） 本発明の半導体電力回路の無負荷検出回路は、出力段に
半導体素子を有する半導体電力回路の負荷端に現われる
出力電圧波形に基いて無負荷状態であるか否かを検出す
るようにしてなることを特徴とする。

（作用） 負荷電流検出抵抗が挿入さｎていないので、それによる
損失がなく、大電流負荷の無負荷状態を容易に検出でき
、回路コストを低減でき、回路基板の小型化あるいはＩ
Ｃ化が已めて容易になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、制御信号入力端子ＩＱからの制御信号入力に
応じて半導体素子駆動回路１１により出力段半導体素子
（たとえば・母ワーＭＯ８）ランソスタ）１２を駆動す
る半導体電力回路１３と、この電力回路１３の出力端１
４と接地端との間に接続される電力用負荷（たとえばソ
レノイド、ランプ等）１５と、上記出力端（負荷端）１
４の出力電圧波形に基いて正常負荷状態であるか負荷１
ｆｒＩｖｉ！等による無負荷状態であるかを判定し、無
負荷検出時に無負荷検出信号を出力する無負荷検出回路
　′１６とを示している。なお、ｖｃｌは半導体素子１
２用の１ｊＬ源電圧、”Ｃ２は無負荷検出回路用の電源
電圧である。

上記無負荷検出回路１６は、前記出力端１４の電圧が抵
抗１７を介して入力するエミッタフォロア（ＮＰＮ形ト
ランジスタ１８とエミッタ抵抗１９とからなる）２０と
、このエミッタフォロア２０の出力が入力するインバー
タ２１と、このインバータ２１の出力および前記信号入
力ノード１０の入力が入力するノアゲート２２とからな
る。

次に、上記半導体電力回路１３および無負荷検出回路１
６の動作を第２図を参照して説明する。

たとえばマイクロプロセッサ（ＭＰＵ）からの制御信号
（Ｖｃ２電源電圧系の信号）が信号入力ノード１０に入
力すると、駆動回路１１が出力段半導体素子１２をスイ
ッチ駆動する。この半導体素子１２の出力端１４に現わ
れる電圧波形は、正常負荷時には半導体素子入力電圧波
形とほぼ同じであるが、負荷断線等による無負荷時には
半導体素子１２のオフ時における変化が緩やかになる。

即ち、半導体素子１２がオンのときに入出力容量に充電
された電荷は、正常負荷状態であｎば、半導体素子１２
のオフ時に負荷１５を経て接地端に流れるので短時間で
出力電圧もオフになる。しかし、無負荷状態であれば、
半導体素子１２と接地端との間の経路が高インピーダン
スとなるので半導体索子１２のオフ時に前記電荷が流れ
難くなり、出力電圧のオンからオフへの遷移時間が長く
なる。

したがって、正常負荷時には信号入力ノード１０の信号
入力がオンからオフになると同時に半導体素子出力電圧
がオンからオフになるので、無負荷検出回路１６のノア
ダート２２はいずれか一方の入力カオンレベル（ハイレ
ベル、１″１″レベル）テあるのでノアゲート出力はオ
フレベル（ロウレベル、１０”レベル）になる。これに
対して、無負荷時には信号入力ノード１０の信号入力が
オンからオフになっても半導体素子出力電圧は少しの期
間オンのままであり、このオン期間に無負荷検出回路１
６のエミ、り７オロア２０の出力はオンレベル、インバ
ータ２１の出力はオフレベルであシ、ノアゲート出力は
オンレベル（無負荷積出出カンになる。この無負荷検出
出力は前記ＭＰＵにより判定され、ＭＰＵは無負荷判定
時に発光素子（ＬＥＤ等）を発光駆動し次シ、ブザー等
を駆動するための警報発生制御信号を出力する。

上記実施例の無負荷検出回路によれば、半導体電力回路
１３の負荷電流経路に検出抵抗が挿入さｎていないので
、それによる損失がなく、大電流負荷の無負荷状態を容
易に検出できる。また、上記検出抵抗が不要であるので
、無負荷積出回路１６０回路コストを低減でき、回路基
板の小型化あるいはＩＣ化が曳めて容易になる。

なお、上記実施例では、信号入力ノードＩＱの信号入力
をそのままノアゲート２２の一方の入力として導いたが
、上記信号入力ノード１０と半導体素子駆動回路１１と
の間に論理回路を挿入し、この論理回路の出力を前記ノ
アゲートの一方の入力として導くようにしてもよい。ま
た、インバータ２１、ノアゲート２２の組合せに代えて
他の比較論理回路を用い、前記エミッタフォロア２０に
代えて他の出力電圧検出回路を用いるようにしてもよい
。このように各部を変更した場合のブロック構成を第３
図に示している。ここで、３１はＭＰＵ、３２は信号入
力端子、３３は論理回路、３４は半導体素子駆動回路、
３５は出力段半導体素子、３６は出力端子、３２は電力
用負荷、３０は無負荷検出回路、３８は出力電圧検出回
路、３９は比較論理回路、４０は無負荷検出出力端子で
ある。

また、上記各実施例は、電力用負荷３７が接地端側に接
続されている場合を示したが、電力用負荷３７が電源側
に接続されている場合の実施例を第４図に示している。

ここで、第３図中と対応する部分には第３図中と同じ符
号を付している。

［発明の効果］ 上述したように本発明の半導体電力回路の無負荷検出回
路によれば、電力損失が少なく、回路コストが比較的安
く、回路基板の小型板あるいはＩＣ化が容易になるなど
の効果が得らｎる。

【図面の簡単な説明】 第１図は本発明の半導体電力回路の無負荷検出回路の一
実施例を示す回路構成図、第２図は第１図の回路動作を
説明するために示す各部電圧波形図、第３図および第４
図はそｎぞれ他の実施例を示すブロック図、第５図は従
来の半導体電力回路の無負荷検出回路を示す回路構成図
である。 １２．３５・・・出力段半導体素子、１５．３７・・・
負荷、１６．３０・・・無負荷検出回路、２０・・・エ
ミッタフォロア、２１・・・インバータ、２２・・・ノ
アゲート、３８・・・出力電圧検出回路、３９・・・比
較論理回路。 出願人代理人　　弁理士　鈴　江　武　彦第３図

Claims (2)

【特許請求の範囲】
1. （１）出力段半導体素子の出力端に負荷が接続される半
   導体電力回路の上記出力端に現われる出力電圧波形に基
   いて無負荷状態であるか否かを検出することを特徴とす
   る半導体電力回路の無負荷検出回路。
2. （２）前記出力端の出力電圧を検出する出力電圧検出回
   路と、この出力電圧検出回路の出力と前記半導体素子の
   入力側の信号との比較により前記無負荷状態であるか否
   かの判定を行なう比較論理回路とを具備することを特徴
   とする前記特許請求の範囲第１項記載の半導体電力回路
   の無負荷検出回路。