JPS626366A - 記憶制御方式 - Google Patents
記憶制御方式Info
- Publication number
- JPS626366A JPS626366A JP14469485A JP14469485A JPS626366A JP S626366 A JPS626366 A JP S626366A JP 14469485 A JP14469485 A JP 14469485A JP 14469485 A JP14469485 A JP 14469485A JP S626366 A JPS626366 A JP S626366A
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- locked
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- main memory
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理装置に係わり、特にある装置が、ある
時間主記憶を占有して使用する排他的主記憶アクセス制
御に好適な記憶制御方式に関する。
時間主記憶を占有して使用する排他的主記憶アクセス制
御に好適な記憶制御方式に関する。
従来の主記憶装置のロック方式はある装置によりロック
されている主記憶装置に排他的に使用する目的で他の装
置からアクセス（ロック付）した場合、該アクセス要求
は現在ロックしている装置が主記憶装置をＩＪ ｊＪ−
ズ（占有解除）するまで主記憶装置制御部によりスクッ
キングされ、ロック元装置がロックをリリースした後、
要求されている領域を読み出し、応答信号と共和データ
゛をアクセス要求元装置に送出する。従ってロックされ
ている領域をアクセスした場合、ロック元装置がロック
を解除する迄（応答信号が返ってくる迄）必らず待たさ
れる。これはアクセス要求装置にとってみれば通常の主
記憶装置アクセスの応登待ちと全く同じに見えロック中
であるための特別な論理を必要としない。
されている主記憶装置に排他的に使用する目的で他の装
置からアクセス（ロック付）した場合、該アクセス要求
は現在ロックしている装置が主記憶装置をＩＪ ｊＪ−
ズ（占有解除）するまで主記憶装置制御部によりスクッ
キングされ、ロック元装置がロックをリリースした後、
要求されている領域を読み出し、応答信号と共和データ
゛をアクセス要求元装置に送出する。従ってロックされ
ている領域をアクセスした場合、ロック元装置がロック
を解除する迄（応答信号が返ってくる迄）必らず待たさ
れる。これはアクセス要求装置にとってみれば通常の主
記憶装置アクセスの応登待ちと全く同じに見えロック中
であるための特別な論理を必要としない。
しかしながら、従来の方式ではロック要求元装置が複数
の処理すべき仕事を有している場合にも、該要求ロック
領域が他装置によりロックされている場合要求元装置に
該ロックを必要としない他の処理があるＫもかかわらず
要求元装置から見れば主記憶装置アクセスの応答待ちと
なり、他装置が該ロックをリリーズする迄、待つことＫ
なる。
の処理すべき仕事を有している場合にも、該要求ロック
領域が他装置によりロックされている場合要求元装置に
該ロックを必要としない他の処理があるＫもかかわらず
要求元装置から見れば主記憶装置アクセスの応答待ちと
なり、他装置が該ロックをリリーズする迄、待つことＫ
なる。
従って、他装置で占有使用中の主記憶領域を占有使用し
ようとし【ロックがぶつかった場合、該処理を一部キャ
ンセルし、該ロックを必要としない他の処理に移行する
ことができないとい。
ようとし【ロックがぶつかった場合、該処理を一部キャ
ンセルし、該ロックを必要としない他の処理に移行する
ことができないとい。
う不都合点があった。
本発明は上記問題に対処してなされたもので、ある装置
が主記憶装置を占有して使用する場合に処理性能が向上
する記憶制御方式を提供することＫある。
が主記憶装置を占有して使用する場合に処理性能が向上
する記憶制御方式を提供することＫある。
上記目的を達成するために本発明は、ロック中である主
記憶装置をアクセスしようとしだ場合、主記憶装置ある
いは主記憶制御装置がそのアクセス要求をズクッキング
するのでなく、ロック中の領域でもアクセスを可能とし
、ロック中であることを示す応答信号を返すことにより
・、アクセス要求元装置に該主記憶装置はロック中であ
ることを識別可能とし、ロックが解除される迄待つか、
あるいは他の仕事をするか、要求元装置で選択可能とす
ることを特徴とする。
記憶装置をアクセスしようとしだ場合、主記憶装置ある
いは主記憶制御装置がそのアクセス要求をズクッキング
するのでなく、ロック中の領域でもアクセスを可能とし
、ロック中であることを示す応答信号を返すことにより
・、アクセス要求元装置に該主記憶装置はロック中であ
ることを識別可能とし、ロックが解除される迄待つか、
あるいは他の仕事をするか、要求元装置で選択可能とす
ることを特徴とする。
〔発明の実施例〕−
以下１本発明の一実施例を図面を用いて詳細。
に説明する。
第１図は本発明が対象とする情報処理システムの構成を
示すブロック図である。主記憶装置（Ｍ８）１を１台以
上の命令処理装ｆｆ１（ＩＰ）２および１台以上の入出
力処理装置（ＩＯＰ）５が共用する。主記憶制御装置（
８Ｃ）４はＩＰ２およびＩＯＰ ５から主記憶装置（Ｍ
Ｓ）１に対するアクセスを制御する。
示すブロック図である。主記憶装置（Ｍ８）１を１台以
上の命令処理装ｆｆ１（ＩＰ）２および１台以上の入出
力処理装置（ＩＯＰ）５が共用する。主記憶制御装置（
８Ｃ）４はＩＰ２およびＩＯＰ ５から主記憶装置（Ｍ
Ｓ）１に対するアクセスを制御する。
第２図は主記憶制御装置（８Ｃ） ａ内に設けられたロ
ック側倒回路の構成を示すブロック図である。ＩＰ２お
よびｌ０Ｐ５からの主記憶アクセス要求は優先順位決定
回路１０に入力され、所定の優先順位に従って唯一の要
求が選択される。選択された要求は、ロックの要求と共
にロック要求レジスタ１１へ設定される。主記憶アドレ
スは優先順位決定回路１０で選択された処理装置からの
アドレスがアドレス選択された処理装置からのアドレス
がアドレス選択回路１２によって選択され、アドレスレ
ジスタ１５へ設定される。。
ック側倒回路の構成を示すブロック図である。ＩＰ２お
よびｌ０Ｐ５からの主記憶アクセス要求は優先順位決定
回路１０に入力され、所定の優先順位に従って唯一の要
求が選択される。選択された要求は、ロックの要求と共
にロック要求レジスタ１１へ設定される。主記憶アドレ
スは優先順位決定回路１０で選択された処理装置からの
アドレスがアドレス選択された処理装置からのアドレス
がアドレス選択回路１２によって選択され、アドレスレ
ジスタ１５へ設定される。。
主記憶アドレスがアドレスレジスタ１５に設定されると
、ロックアレイ１４から状況ワードがロック状況レジス
タ１５に読み出される。
、ロックアレイ１４から状況ワードがロック状況レジス
タ１５に読み出される。
主記憶領域は複数のセグメントに分割され、これらセグ
メント忙対応して、それぞれロック状況ワードが割当て
られる。各々のロック状況ワードは、対応する主記憶セ
グメントがロックされていをか否か、およびロックされ
ているときには、どの処理装置からロックされているか
を示す情報を含んでいる。
メント忙対応して、それぞれロック状況ワードが割当て
られる。各々のロック状況ワードは、対応する主記憶セ
グメントがロックされていをか否か、およびロックされ
ているときには、どの処理装置からロックされているか
を示す情報を含んでいる。
ロック要求レジスタ１１に要求が設定されると、この要
求の内容とロック状況レジスタ１５の内容との関係がロ
ック判定回路１６で調べられる。選択された要求が他の
処理装置によってすでにロックされている主記憶セグメ
ントに対するものであれば、要求は受は付けられ、ロッ
ク判定回路１６からは受付信号（ＡＣＰＴ）が出力され
ると同時ＶＣ，該アクセス領域は他装置によりロック中
であることを示す信号（ＯＮＬＯＣＫ）が出力される。
求の内容とロック状況レジスタ１５の内容との関係がロ
ック判定回路１６で調べられる。選択された要求が他の
処理装置によってすでにロックされている主記憶セグメ
ントに対するものであれば、要求は受は付けられ、ロッ
ク判定回路１６からは受付信号（ＡＣＰＴ）が出力され
ると同時ＶＣ，該アクセス領域は他装置によりロック中
であることを示す信号（ＯＮＬＯＣＫ）が出力される。
この場合受は付けられたアクセス要求にロックまたはア
ンロック要求が伴っていても、ロック状況ワードをロッ
クアレイ１４に書き込むため、ロック状況データ（ＤＡ
ＴＡ）とロックアレイ書き込み信号（ＷＲＴ ）は抑止
され、クックアレイ１４は更新されない。また、選択さ
れた要求が未だロックされていない主記憶−セグメント
に対するものか、自処理装置がロックしている主記憶セ
グメントに対するものであれば、その要求は受は付けら
れ、ロック判定回路１６からは受付信号（ＡＣＦＴ）が
出力されるが、ロック中であることを示す信号（ＯＮＬ
ＯＣＫ）は抑止され、受は付けられた要求にロックまた
はアンロック要求が伴っていれば、新たなロック状況ワ
ードをロックアレイ１４に、書き込むために、ロック状
況データ（ＤＡＴＡ）とロックアレイ書き込み信号（Ｗ
ＲＴ）が出力され、ロックアレイ１４忙対するロック状
況ワードの更。
ンロック要求が伴っていても、ロック状況ワードをロッ
クアレイ１４に書き込むため、ロック状況データ（ＤＡ
ＴＡ）とロックアレイ書き込み信号（ＷＲＴ ）は抑止
され、クックアレイ１４は更新されない。また、選択さ
れた要求が未だロックされていない主記憶−セグメント
に対するものか、自処理装置がロックしている主記憶セ
グメントに対するものであれば、その要求は受は付けら
れ、ロック判定回路１６からは受付信号（ＡＣＦＴ）が
出力されるが、ロック中であることを示す信号（ＯＮＬ
ＯＣＫ）は抑止され、受は付けられた要求にロックまた
はアンロック要求が伴っていれば、新たなロック状況ワ
ードをロックアレイ１４に、書き込むために、ロック状
況データ（ＤＡＴＡ）とロックアレイ書き込み信号（Ｗ
ＲＴ）が出力され、ロックアレイ１４忙対するロック状
況ワードの更。
新が行われる。
他装置によりロックされ【いる領域へのアクセス要求に
対してはそのアクセス要求がロック付きであっても、な
くてもロック判定゛回路１６からの受付信号（ＡＣＰＴ
）Ｋより、主記憶装置１へのアクセスが開始され、主記
憶装置１からの応答信号がアクセス要求元へ返されるが
この応答信号に付随して、ロック判定回路１６から他装
置によるロック中を示す０ＮＬＯＣＫ信号出力が同ａ！
にアクセス要求元装置に出力される。
対してはそのアクセス要求がロック付きであっても、な
くてもロック判定゛回路１６からの受付信号（ＡＣＰＴ
）Ｋより、主記憶装置１へのアクセスが開始され、主記
憶装置１からの応答信号がアクセス要求元へ返されるが
この応答信号に付随して、ロック判定回路１６から他装
置によるロック中を示す０ＮＬＯＣＫ信号出力が同ａ！
にアクセス要求元装置に出力される。
第５図は主記憶領域ロック要求元であるＩＯＰの主記憶
制御部及びマイクロ・プログラム部を説明するための図
である。本実施例でのＩＯＰはマイクロ・プログラム制
御方式をとっているためＩＯＰ内で処理すべき仕事があ
る場合に、マイクロ・プログラムが起動され、マイクロ
・プログラムのステップ５０により主記憶領域ロック要
求（ロック付主記憶ＦＬｇａｄ要求）が発行されるとＩ
ＯＰ内の主記憶制御部２１の主記憶アクセス要求信号（
ｆｔＥＱ）、アドレスＣＡＤＤＨ，）、ロック要求信号
（ＬＯＣＫ）がセットされ主記憶制御部［２０へ要求が
送出される。
制御部及びマイクロ・プログラム部を説明するための図
である。本実施例でのＩＯＰはマイクロ・プログラム制
御方式をとっているためＩＯＰ内で処理すべき仕事があ
る場合に、マイクロ・プログラムが起動され、マイクロ
・プログラムのステップ５０により主記憶領域ロック要
求（ロック付主記憶ＦＬｇａｄ要求）が発行されるとＩ
ＯＰ内の主記憶制御部２１の主記憶アクセス要求信号（
ｆｔＥＱ）、アドレスＣＡＤＤＨ，）、ロック要求信号
（ＬＯＣＫ）がセットされ主記憶制御部［２０へ要求が
送出される。
次にステップ５１でＲｅａｄ Ｄａｔα読み出し指示が
発行された場合、主記憶制御装置２ｏからの応答信号（
ＡＤＶＩＲぴ［Ａ出Ｌｆ−１（ＤＡＴＡ）が到達するま
でステップ５２の実行を抑止する。
発行された場合、主記憶制御装置２ｏからの応答信号（
ＡＤＶＩＲぴ［Ａ出Ｌｆ−１（ＤＡＴＡ）が到達するま
でステップ５２の実行を抑止する。
従って前述の如くロック付主記憶Ｒ６ａ要求に対する応
答信号（ＡＤＶ）が返ってくるとステップ５２の実行が
再開され、ステップ５２は本発明により付加された主記
憶制御装置２Ｄからの他装置が該領域をロック中である
ことを示す０ＮＬＯＣＫ信号をテストし、他装置により
該領域がロック中か否かを判定する。０ＮＬＯＣＫ信号
がセットされていない場合、該領域のロックを獲得出来
て、排他的に使用出来ることを示している。この場合、
マイクロプログラムは０ＮＬＯＣＫテスト＝０というこ
とでステップ５５へ進み、以降、該処理を続行する。又
、該領域が・他装置によりロック中（排他的に使用中）
の場合ステップ３２の０ＮＬＯＣＫテスト：１となりス
テップ５４へ分岐する。ステップ３４では当該処理が他
装置により排他的に使用中であるため、当該処理を一部
キャンセル（再スクッキング）し、他の処理要求が存在
する場合に他処理を実行すべく、本処理ルーチンを終了
する。これにより、他の処理が実行可となりトータルの
処理性能が向上する。
答信号（ＡＤＶ）が返ってくるとステップ５２の実行が
再開され、ステップ５２は本発明により付加された主記
憶制御装置２Ｄからの他装置が該領域をロック中である
ことを示す０ＮＬＯＣＫ信号をテストし、他装置により
該領域がロック中か否かを判定する。０ＮＬＯＣＫ信号
がセットされていない場合、該領域のロックを獲得出来
て、排他的に使用出来ることを示している。この場合、
マイクロプログラムは０ＮＬＯＣＫテスト＝０というこ
とでステップ５５へ進み、以降、該処理を続行する。又
、該領域が・他装置によりロック中（排他的に使用中）
の場合ステップ３２の０ＮＬＯＣＫテスト：１となりス
テップ５４へ分岐する。ステップ３４では当該処理が他
装置により排他的に使用中であるため、当該処理を一部
キャンセル（再スクッキング）し、他の処理要求が存在
する場合に他処理を実行すべく、本処理ルーチンを終了
する。これにより、他の処理が実行可となりトータルの
処理性能が向上する。
これに対し従来のロック方式の場合には、他装置がロッ
ク中の主記憶領域へのアクセス要求は主記憶制御装置に
より、他装置がロックを解除するまで要求がスクッキン
グされ、応答信号が返らない。このＩＯＰとしてはステ
ップ３２の実行が他装置がロックを解除し、本ＩＯＰア
クセス要求が処理されるまで、必らず待つことになる。
ク中の主記憶領域へのアクセス要求は主記憶制御装置に
より、他装置がロックを解除するまで要求がスクッキン
グされ、応答信号が返らない。このＩＯＰとしてはステ
ップ３２の実行が他装置がロックを解除し、本ＩＯＰア
クセス要求が処理されるまで、必らず待つことになる。
本実施例によれば、他装置によりロック中の主記憶領域
をもアクセス可能とすることにより、ＩＯＰ側の主記憶
アクセスの系を簡素化し、ロック中であることを示す０
ＮＬＯＣＫ信号を付加することＫより、該領域が他装置
によりロック中か否か判定可能とし、該領域が他装置に
より排他的に使用中の場合、待つか、他の処理に移行す
るか、要求元装置が選択可能となる。つまり、実行すべ
き処理に必要な主記憶領域が他装置により排他的に使用
されている場合、他の実行すべき処理があれば、他の処
理が実行可能となり、処理性能が向上する。
をもアクセス可能とすることにより、ＩＯＰ側の主記憶
アクセスの系を簡素化し、ロック中であることを示す０
ＮＬＯＣＫ信号を付加することＫより、該領域が他装置
によりロック中か否か判定可能とし、該領域が他装置に
より排他的に使用中の場合、待つか、他の処理に移行す
るか、要求元装置が選択可能となる。つまり、実行すべ
き処理に必要な主記憶領域が他装置により排他的に使用
されている場合、他の実行すべき処理があれば、他の処
理が実行可能となり、処理性能が向上する。
口発明の効果〕
以上の説明から明らかなように、本発明によれば、他装
置によりロック中の主記憶領域をアクセス可能とするこ
とができるので、他の処理が実行可能となり、処理性能
が向上するという効果が得られる。
置によりロック中の主記憶領域をアクセス可能とするこ
とができるので、他の処理が実行可能となり、処理性能
が向上するという効果が得られる。
第１図は情報処理システムの構成を示すブロック図、第
２図はロック制御回路部の構成を示すブロック図、第５
図はＩＯＰ内の主記憶制御部及びマイクロ・プログラム
部を説明するための図である。 １・・・主記憶装置（ＭＳ）、 ２・・・命令処理装置（ＩＰ）、 ５・・・入出力制御装置（ＩＯＰ）、 ４・・・主記憶制御装置（ＳＣ）、 １０・・・優先順位決定回路、 １１・・・ロック要求レジスタ、 １２・・・アドレス選択回路、 １５・・・アドレスレジスタ、 １４１９．ロックアレイ、 １５・・・ロック状況レジスタ、 １６・・・ロック判定回路、 ２１・・・ＩＯＰ内主記憶制御部。 代理人弁理士 小 川 勝 男− 第１図 第 ２ 巴
２図はロック制御回路部の構成を示すブロック図、第５
図はＩＯＰ内の主記憶制御部及びマイクロ・プログラム
部を説明するための図である。 １・・・主記憶装置（ＭＳ）、 ２・・・命令処理装置（ＩＰ）、 ５・・・入出力制御装置（ＩＯＰ）、 ４・・・主記憶制御装置（ＳＣ）、 １０・・・優先順位決定回路、 １１・・・ロック要求レジスタ、 １２・・・アドレス選択回路、 １５・・・アドレスレジスタ、 １４１９．ロックアレイ、 １５・・・ロック状況レジスタ、 １６・・・ロック判定回路、 ２１・・・ＩＯＰ内主記憶制御部。 代理人弁理士 小 川 勝 男− 第１図 第 ２ 巴
Claims (1)
- １、演算処理装置と、入出力処理装置と、主記憶装置と
を含む情報処理装置であって、前記演算処理装置および
前記入出力処理装置など複数の装置が前記主記憶装置を
共有して使用する場合に、前記主記憶装置の全部あるい
は一部の領域をある装置がある時間占有して使用するた
めの他装置に対する主記憶領域ロック機能を有する情報
処理装置において、前記ある装置がロックしている主記
憶領域を他の装置が排他的に使用する目的でアクセスし
ようとした場合にもアクセス可能とし、読み出し応答信
号に付加される該主記憶領域が他装置によりロック中で
あることを示す応答信号を設けたことを特徴とする記憶
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14469485A JPS626366A (ja) | 1985-07-03 | 1985-07-03 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14469485A JPS626366A (ja) | 1985-07-03 | 1985-07-03 | 記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626366A true JPS626366A (ja) | 1987-01-13 |
Family
ID=15368096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14469485A Pending JPS626366A (ja) | 1985-07-03 | 1985-07-03 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003593B2 (en) * | 1997-12-17 | 2006-02-21 | Src Computers, Inc. | Computer system architecture and memory controller for close-coupling within a hybrid processing system utilizing an adaptive processor interface port |
| JP2008504603A (ja) * | 2004-06-30 | 2008-02-14 | インテル コーポレイション | 競合しないロック命令の投機実行のための方法及び装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59173866A (ja) * | 1983-03-24 | 1984-10-02 | Nec Corp | ロツク制御方式 |
-
1985
- 1985-07-03 JP JP14469485A patent/JPS626366A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59173866A (ja) * | 1983-03-24 | 1984-10-02 | Nec Corp | ロツク制御方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003593B2 (en) * | 1997-12-17 | 2006-02-21 | Src Computers, Inc. | Computer system architecture and memory controller for close-coupling within a hybrid processing system utilizing an adaptive processor interface port |
| JP2008504603A (ja) * | 2004-06-30 | 2008-02-14 | インテル コーポレイション | 競合しないロック命令の投機実行のための方法及び装置 |
| JP2011175669A (ja) * | 2004-06-30 | 2011-09-08 | Intel Corp | 競合しないロック命令の投機実行のための方法及び装置 |
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